表 3-1 展示了基准测试结果小于计算结果。能够造成这种影响的因素是高侧 FET 导通时间。虽然在 D-CAP 控制中一旦 Vin 和 Vout 固定了，此值就固定了，但内部电路的非理想特性无法使其与计算值精确匹配。不同的高侧 FET 导通时间会使电感器电流上升到与估计值不同的峰值，也会导致不同的输出电压纹波。
图 3-8 展示了测试中真实的高侧 FET 导通时间。计算出的高侧 FET 导通时间约为 417ns，而实际测试显示为 410ns。高侧 FET 导通时间的这种收缩会使输出电压纹波小于计算值，这与表 3-1 中所示的趋势相匹配。
