ZHCADN1A November   2023  – September 2024 TAA5212 , TAA5242 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5212-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5411-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5142 , TAD5212 , TAD5212-Q1 , TAD5242

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2时钟的运行模式
    1. 2.1 自动运行模式
  6. 3时钟模式
    1. 3.1 自动主要 BCLK 比率
    2. 3.2 自动辅助 BCLK 比率
    3. 3.3 自动 MCLK 比率
    4. 3.4 自动 MCLK 固定
    5. 3.5 自定义模式和半自动运行模式
      1. 3.5.1 半自动模式
    6. 3.6 附加时钟
      1. 3.6.1 PDM 时钟
      2. 3.6.2 超频时钟频率
      3. 3.6.3 SAR 时钟
      4. 3.6.4 CLKOUT
  7. 4硬件控制型器件中的时钟
  8. 5修订历史记录

2.1 自动运行模式

主要 ASI 接口的 Fsync 和 BCLK 与 Fsync 的比率由器件自动检测。根据器件配置（通道数、信号处理配置等)，系统会自动推断所有时钟分频器/多路复用器选择。

根据 MIPS 所需的时钟频率和系统中可用的最高时钟频率自动推断 PLL 使能。

表 2-1 显示了自动配置模块识别的不同采样率。传入时序分为几个频率水平。请注意，对于自动模式，传入 FSYNC 必须处于其中一个频率水平

表 2-1 自动模式下接受的采样率
Fs 最小值 (KHz) Fs 典型值 (KHz) Fs 最大值 (KHz)
698.54 768 775.68
349.27 384 387.84
174.64 192 193.92
87.32 96 96.96
43.66 48 48.48
29.11 32 32.32
21.83 24 24.24
14.55 16 16.16
10.91 12 12.12
7.28 8 8.08
4.37 4.8 4.85
2.73 3 3.03

表 2-2 显示了自动时钟机制识别的 BCLK 与 FSYNC 的比率。

表 2-2 BCLK 与 FSYNC 的比率
支持的 BCLK 与 Fs 的比率的扩展列表
16 20 24 32 40 48 60 64 72 80 96
100 112 120 128 140 144 160 168 176 180 192
200 208 216 220 224 240 256 260 264 272 280
288 300 304 312 320 336 340 352 360 368 380
384 400 408 416 420 432 440 448 456 460 464
480 496 500 504 512 520 528 540 544 552 560
576 580 592 600 608 620 624 640 648 656 660
672 680 688 696 700 704 720 736 740 744 752
760 768 780 784 792 800 816 820 832 840 848
860 864 880 888 896 900 912 920 928 936 940
944 960 976 980 984 992 1000 1008 1020 1024 1032
1040 1056 1060 1080 1088 1100 1104 1120 1128 1140 1152
1160 1176 1180 1184 1200 1216 1220 1224 1240 1248 1260
1272 1280 1296 1312 1320 1344 1368 1376 1392 1408 1416
1440 1464 1472 1488 1504 1512 1536 1568 1600 1632 1664
1696 1728 1760 1792 1824 1856 1888 1920 1952 1984 2016
2048
注： 在自动时钟配置中，器件会识别 BCLK/FSYNC 的整数比率。不过，表 2-2 显示了可获得出色 SNR 和超低功耗的一些 BCLK/FSYNC 比率。因此，优先选择这些时序。

请参阅上面的表 2-1 和表 2-2。如果传入频率为 43.66MHz 且传入 BCLK 为 873.2kHz，则自动配置将 BCLK/Fs 比率识别为 20，并相应地设置内部时钟。
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