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3.3 自动 MCLK 比率

输入焊盘上提供的 MCLK 可供用户作为音频源，MCLK 的频率是 Fsync 频率的整数倍。两个主要 FSYNC 均可用作时序基准。在该模式下启用自动检测。

主要 ASI 和辅助 ASI 均可配置为控制器或目标。至少可以启用一个。用户提供的 MCLK 用作 PLL 的参考时钟 或音频根源时钟

表 3-5 设置模式的寄存器设置

模式	配置
CLK_SRC_SEL	(B0_P0_R52[3:1]) – 必须为 3’d1 或 3d3
当 CLK_SRC_SEL 配置为 3’d1 时，频率为 PASI Fsync 的整数倍。当 CLK_SRC_SEL 配置为 3’d3 时，频率为 SASI Fsync 的整数倍。
CUSTOM_CLK_CFG 寄存器	(B0_P0_R50[0]) – 必须为 1’b0
PASI/SASI_SAMP_RATE	(B0_P0_R50[7:2] B0_P0_R51[7:2])
FS_MCLK_RATIO	{B0_P0_R53[5:0]、B0_P0_R54}
必须配置为 0 才能使器件自动检测

控制器模式：要在控制器模式下运行主要 ASI，需要指定 Fs 速率以及 BCLK 与 Fs 的比率

表 3-6 设置为控制器的寄存器设置

模式	配置
PASI_MST_CFG	B0_P0_R55[4]
1 表示将主要 ASI 用作控制器，0 表示将主要 ASI 用作目标（默认）
SASI_MST_CFG	B0_P0_R55[3]
1 表示将辅助 ASI 用作控制器，0 表示将辅助 ASI 用作目标（默认）
FS_MCLK_RATIO	B0_P0_R53[5:0]、B0_P0_R54
PASI_SAMP_RATE	B0_P0_R50[7:2]
SASI_SAMP_RATE	B0_P0_R51[7:2]
FS_MODE	B0_P0_R55[0]
1 表示以 44.1KHz 的倍数生成 Fsync 频率，0 表示以 48KHz 的倍数生成 Fsync 频率（默认）