ZHCADN1A November 2023 – September 2024 TAA5212 , TAA5242 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5212-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5411-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5142 , TAD5212 , TAD5212-Q1 , TAD5242
输入焊盘上提供的 MCLK 可供用户作为音频源，MCLK 频率与 Fsync 频率无积分关系（必须使用 PLL）。主要 ASI 和辅助 ASI 都只能配置为控制器。
仅允许 MCLK_FREQ_SEL 寄存器中给出的特定 MCLK 频率组合。允许使用以下 MCLK 频率。
| MCLK_FREQ_SEL | 要提供的频率 (MHz) |
|---|---|
| 3’d0 | 12 |
| 3’d1 | 12.288 |
| 3’d2 | 13 |
| 3’d3 | 16 |
| 3’d4 | 19.2 |
| 3’d5 | 19.68 |
| 3’d6 | 24 |
| 3’d7 | 24.576 |
| 模式 | 配置 |
|---|---|
| CLK_SRC_SEL | (B0_P0_R52[3:1]) – 必须为 3’d4 |
| CUSTOM_CLK_CFG 寄存器 | (B0_P0_R50[0]) – 必须为 1’b0 |
| MCLK_FREQ_SEL 寄存器 | (B0_P0_R55[7:5]) |
| FS_MODE 寄存器 | (B0_P0_R55[0]) |
| 模式 | 配置 |
|---|---|
| PASI_MST_CFG | B0_P0_R50[7:2] |
| PASI_FS_BCLK_RATIO | B0_P0_R56[5:0]、B0_P0_R57 |
| 模式 | 配置 |
|---|---|
| SASI_SAMP_RATE | B0_P0_R51[7:2] |
| PASI_FS_BCLK_RATIO | {B0_P0_R58[5:0]、B0_P0_R59} |
Pure Path Console 3 中的以下菜单显示该模式。
MCLK 输入在 GPIO1 引脚上设置为 13MHz 的输入频率。
主要 ASI 为控制器。这会产生 48kHz 的 FSYNC 和 6.144MHz 的 BCLK。