ZHCADN1A November   2023  – September 2024 TAA5212 , TAA5242 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5212-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5411-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5142 , TAD5212 , TAD5212-Q1 , TAD5242

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2时钟的运行模式
    1. 2.1 自动运行模式
  6. 3时钟模式
    1. 3.1 自动主要 BCLK 比率
    2. 3.2 自动辅助 BCLK 比率
    3. 3.3 自动 MCLK 比率
    4. 3.4 自动 MCLK 固定
    5. 3.5 自定义模式和半自动运行模式
      1. 3.5.1 半自动模式
    6. 3.6 附加时钟
      1. 3.6.1 PDM 时钟
      2. 3.6.2 超频时钟频率
      3. 3.6.3 SAR 时钟
      4. 3.6.4 CLKOUT
  7. 4硬件控制型器件中的时钟
  8. 5修订历史记录

1 引言

该器件支持主要 ASI 和辅助 ASI。有几种自动运行模式可供选择，其中主要 BCLK/FYSNC 或辅助 BCLK/FSYNC 可用于确定传入时序模式。

此外，MCLK/FSYNC 还可用于进行时序确定。

该器件具有以下用于设置时钟的接口。

接口 设置
MCLK 主时钟
FSYNC 主要 FSYNC/辅助 SYNC
PASI BCLK 主要 BCLK
PASI FSYNC 主要 FSYNC
SASI BCLK 辅助 BCLK
SASI FSYNC 辅助 SYNC

可以配置 BCLK 和 FSYNC 引脚以及 GPIO/GPI/GPO 引脚来设置主要 ASI 和辅助 ASI。

时序必须在表 1-1 和表 1-2 所述的限制范围内。

表 1-1 48kHz 的倍数
引脚 时序
Fs 3KHz 至 768KHz
BCLK 256KHz 至 24.576MHz
MCLK 256KHz 至 49.152MHz
表 1-2 44.1kHz 的倍数
引脚 时序
Fs 2.75KHz 至 705.6KHz
BCLK 235.2KHz 至 22.57MHz
MCLK 235.1KHz 至 45.15MHz
注： 目标 的命名规则用于表示从运行模式。控制器 的命名规则用于表示主运行模式。
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