3 时钟错误检测

当 FSYNC 速率变化或时钟与 FSYNC 之间的比率变化时，会生成时钟错误。生成时钟检测核心块的相应低电平有效复位，该复位被映射到相应的 Fs 速率检测逻辑和比率检测逻辑。

1. DSP_CLK_ERR (B0_P0_R60_D7)
   • 当 DSP 无法根据提供的配置推导出时钟树设置时（仅在不支持 PLL 小数模式时才会发生），为 1
2. MIPS_INSUFF_ERR (B0_P0_R60_D6)
   • 当 DSP 能够推导出时钟树设置，但 MIPS 不足以完成请求的处理时（仅在不支持 PLL 小数模式时才会发生），为 1
3. DEM_RATE_ERR (B0_P0_R60_D3)
   • 当无法支持请求的 DEM 配置时，为 1
4. PDM_CLK_ERR (B0_P0_R60_D2)
   • 当无法支持请求的 PDM 时钟时，为 1
5. PASI_BCLK_FS_RATIO_ERR (B0_P0_R61_D7)
   • 当检测到主要 BCLK 与 FSYNC 的比率发生变化时，为 1
6. SASI_BCLK_FS_RATIO_ERR (B0_P0_R61_D6)
   • 当检测到辅助 BCLK 与 FSYNC 的比率发生变化时，为 1
7. CCLK_FS_RATIO_ERR (B0_P0_R61_D5)
   • 当检测到 CCLK 与 FSYNC 的比率发生变化时，为 1
8. PASI_FS_ERR (B0_P0_R61_D4)
   • 当检测到主要 FSYNC 速率发生变化时，为 1
9. SASI_FS_ERR (B0_P0_R61_D3)
   • 当检测到辅助 FSYNC 速率发生变化时，为 1