CLB 是 C2000 MCU 上的外设，包含若干查询表 (LUT)、有限状态机 (FSM) 和计数器，可配置用来执行复杂逻辑运算。LUT 子模块可用于实现简单的组合逻辑，例如使信号反相或对多个信号进行“与”操作。FSM 子模块可用于实现基于状态的逻辑，例如 SR 锁存器。计数器子模块包含一个 32 位计数寄存器，可用于执行一些运算，例如计算信号处于高电平的周期数以及对时钟信号进行分频。将这些子模块互连可以在各种应用中实现许多不同的功能。每个 CLB 逻辑块包含一个高级控制器 (HLC)，可由 CLB 内的信号触发来执行预设的指令。这些指令包括添加寄存器、减去寄存器、在 CLB 中的寄存器之间移动数据、向 CPU 发送中断信号以及向 CPU 发送数据和从 CPU 接收数据。

在 HHC LLC 设计中，需要 2 个 CLB 逻辑块。对于同步整流 (SR) 控制，因为比较器事件决定了初级侧 PWM 的关断时序，所以挑战在于如何提前使用正常的 EPWM 配置来定义 SR PWM 的导通时间。因此，使用 CLB 来简化 HHC LLC 的 SR 控制。有关更多详细信息，请参阅利用 CLB 实现基于硬件的同步整流控制。

对于初级侧 PWM 配置，CLB 用于确保高侧和低侧 PWM 信号（EPWM1A 和 EPWM1B）的脉冲宽度相同。如图 3-3 所示，CLB 用于根据 EPWM1A 的 AQ 模块输出信号为 EPWM1B 生成 AQ 模块输出信号。EPWM1A 的 AQ 模块输出信号用于控制 CLB 计数器的计数器方向，该计数器可在 EPWM1A 清除低电平后开始递减计数。通常使用的方法是生成对称计数器信号。然后，通过利用 EPWM1A 的下降沿和计数器 = 0 事件，FSM 可生成 EPWM1B 的预期信号。

图 3-3 初级侧 PWM 的 CLB 逻辑

如表 3-1 所示，可以通过使用 CLB 多路复用器输出使能寄存器 CLB_OUT_EN 将 FSM0_S0 直接分配到 CLB1 模块的输出 5，从而使用 FSM0_S0 来覆盖 EPWM1B 的 AQ 模块输出。

请注意，要将上升沿延迟添加到 EPWM1B 最终输出信号，首先使 CLB 生成的 FSM 输出反相，然后可以在 DB 模块内启用下降沿延迟。

此外，还需要在 EPWM1B 的下降沿为 EPWM1 模块生成同步事件，这可通过将 FSM_S0 输出路由到 CLB 输出（输出 4），然后通过 EPWM X-BAR 配置同步方案来实现。

图 3-4 展示了完成的 CLB 配置方框图。

图 3-4 CLB 配置图