1 硬件架构

该软件采用 syn1588® PTP 技术进行设置，并移植到 Intel® Arria® 10 SoC FPGA (10AS066K3F40E2SG) 上。选择 terasIC 提供的商用 HAN Pilot 平台是为了更大程度地减少该项目的总体设计工作量。完整的 FPGA 和时钟（使用单个 10G 以太网端口）方框图如图 1-1 所示。对于 10G 以太网接口端口，相应的硬 IP 内核（PMA、PCS）也要进行相应的配置。Oregano Systems 开发的 MAC IP 内核与 32 位宽 XGMII 接口相连。PTP IP 内核包含 PTP ToD 时钟以及一组用于搜索 PTP 事件报文的数据包扫描引擎。为了顾及不同的网络通信协议（Layer 2、IPv4、IPv6 VLAN 等），用户可以使用相应的模式和掩码 RAM 块对扫描引擎进行配置。所有单元和模块都通过 AXI 总线接口连接到嵌入式 ARM CPU。

图 1-1 Arria® 10 FPGA 和基于 syn1588® IP 内核和 MAC 的时钟系统方框图

将 Oregano syn1588® 技术移植到 Arria® 10 FPGA 之后，syn1588® 技术的硬件和软件均得到增强，以使用数字可调网络同步器 (LMK5XXXXXS1)。Arria® 10 SoC FPGA 提供的标准 SPI 端口用于与 LMK5XXXXXS1 建立双向通信，以进行配置、状态监控并通过数控振荡器 (DCO) 进行相位和频率调优。