ZHCAE48 June 2024 LMK5B33216
使用标准软件工具链，可以轻松将 syn1588® IP 内核移植到 FPGA 器件。编译设计的时序报告显示，内部 syn1588® ToD 时钟可以在高达 250MHz 的系统频率下运行。选择 125MHz 作为首次实现的频率，因为该频率是 ToD 实现方案的常用频率。通过将 LMK5XXXXXS1 中的输出分频器设置减少 2，或通过 Arria® 10 FPGA 中的内部 PLL 将 125MHz 时钟增加一倍，可将 125MHz 网络时序 PTP 时钟提高到 250MHz。将频率提高到 250MHz 可以提高 PTP 时钟的分辨率和时间戳的分辨率，而不会引入任何明显的抖动。
以下列表摘自 FPGA Fitter 报告，显示了带有两个 10G 以太网端口并完全支持 PTP 的 FPGA 设计的资源利用率。对于此实现，将第二对 PCS PMA 模块实例化，并连接一个 XMAC IP 内核。第二个 10G 以太网端口需要一对独立的数据包扫描引擎，而以太网端口则共享 syn1588® 硬件 ToD 时钟，该时钟通过两个额外的时间戳寄存器进行扩展。