重要的是，在 IP 和 SoC 发布阶段，TI 在当前先进 CMOS 技术（包括 AM6*）上使用的电迁移 (EM) 和栅极氧化层完整性 (GOI)/时间依赖型电介质击穿 (TDDB) 工具均可通过使用高级电子设计自动化 (EDA) 工具实现以 FIT 进行衡量。这意味着 FIT（时基故障，故障率的一种表示方法）是相对于“设计收敛”条件（通常为 105°C，100kPOH，在米6体育平台手机版_好二三四数据手册中公布的指定电压和频率条件下）报告的。此外，EM 流能够从仿真中报告关键的逐个元件平均电流密度（即所有互连和过孔的平均电流密度），从而能够根据客户任务剖面或替代温度条件对固定设计收敛条件进行精确的定量调整，这是稍后要讨论的一个重要特性。硬 IP（在物理设计布局固定的情况下合成）将作为独立实体进行 FIT 评估。软 IP（可重新合成，物理布局不固定）、顶层逻辑（在 IP 边界之外）和存储器的 FIT 汇总得到 SoC 级别的 FIT，然后与硬 IP（在 SoC 层面的使用仅限于 IP 的边界运行设计条件）相结合，得出总 FIT。这些 FIT 值分别计入 EM 和 GOI。相比之下，晶体管元件老化的影响通常与 FIT 计算无关，而是由设计流程来定义并执行安全运行条件和裕度要求，这样一来，在规定的任务剖面条件下，故障率实际上可以忽略不计。