6 总结

虽然本文中展示的所有实验案例都在 MSPS 范围内，但提供干净的高压摆率时钟源对于充分提高 ADC 性能至关重要。在使用 GSPS ADC 或高速 ADC 进行设计时，这些基本要点非常有用。

了解相位噪声和抖动之间的差异也至关重要。请注意，为了捕获采样时钟源产生的抖动的本底噪声，请将积分带宽上限设置为至少 Fs，建议设置为 2×Fs。另一个注意事项是，宽带本底噪声是相位噪声和/或抖动计算中最大的噪声来源。相位噪声曲线的这一象限对 ADC SNR 性能影响最大。

为了实现 ADC 所需的性能，选择一个良好、干净的时钟至关重要，尤其是因为并非所有时钟器件、振荡器和信号源都是相同的。应在适当时对时钟进行滤波以帮助抑制杂散和/或降低宽带噪声。但是，使用滤波器时可能需要进行权衡，因为滤波器会降低时钟边沿的压摆率，而这也会影响 ADC 性能。

请远离 FPGA 时钟。FPGA 时钟易于设计和实施，因为这些时钟是一种很好的低成本替代品。但是，如果设计中的首要要求是充分提高 ADC SNR 性能，这些时钟无法实现所述的 ADC 数据表性能。

最后，选择正确的时钟接口也很重要。差分信号是消除时钟信号中的共模噪声和干扰的关键。因此，为了获得最佳的转换信号质量，应使用 LVPECL 或 CML 样式的接口，而不是 LVDS 或单端 LVCMOS 时钟信号接口。

总之，如果下一个 ADC 设计的重点目标是实现最高的 SNR 性能，那么请提前考虑所有这些注意事项，以免在下一个 ADC 时钟设计中出现缺陷并产生抖动。