如果设计中包含 CK 和 ADDR_CTRL 网类别的多个存储器器件，则需要信号端接器。对于采用单存储器封装的设计，ADDR_CTRL 网类别上的 VTT 端接是可选的（差分时钟信号 CK0 和 CK0_n 仍需要端接）。DDR4 接口原理图 中的原理图展示了该情况。数据组网在处理器和 SDRAM 存储器中由 ODT 端接，因此数据组 PCB 迹线必须保持未端接。以下各节详细介绍了布线规则中的端接规范。