ZHCAEO8B March   2022  – November 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5附录：AM62x ALW 和 AMC 封装延迟
  9. 6修订历史记录

2.16.2 CK 和 ADDR_CTRL 布线限值

表 2-6 列出了构成从处理器到 SDRAM 的布线的各个段的限制。这些段的长度与先前图 2-5 和图 2-6 中显示的 CK 和 ADDR_CTRL 拓扑图一致。通过使某个布线组中所有信号的相同段的布线长度保持匹配，可以控制信号延迟偏差。

请记住，CK 和 ADDR_CTRL 网的每个段均沿着相同的路径布线。这简化了长度匹配工作。CK 组的偏差限值将 DDR0_CK0P 的长度与 DDR0_CK0N 的长度进行比较。然后，ADDR_CTRL 组网的偏差限值与 CK 组网进行了比较。

大多数 PCB 布局工具都可以配置为生成报告以帮助执行此验证。如果无法自动生成该报告，则必须手动生成和验证。

表 2-6 还列出了从处理器到每个 SDRAM 的完整布线的偏差限值。除了各段的偏差限值外，还必须检查此项，以确认布局中不会累积误差。

若要使用长度匹配（单位为 mil）而不是延时时间（单位为 ps），请将延时时间（单位为 ps）乘以 5。在信号传播速度方面，微带线要快于带状线。采用长度匹配时，标准做法是将微带线长度除以 1.1 来获得补偿长度，从而使微带线长度与带状线长度实现标准化，并与提供的延迟限值保持一致。这称为速度补偿（请参阅节 1.5）。

表 2-6 CK 和 ADDR_CTRL 布线规格
编号 参数 最小值 典型值 最大值 单位
1 A1+A2 长度 500 (1) ps (12)
2 A1+A2 偏差 ADDR_CTRL 至 CK (4) 3 ps
4 A3 偏差 ADDR_CTRL 至 CK (4) 3 ps
3 A3 长度 125 ps
5 A1+A2 偏差 DDR0_CK0 至 DDR0_CK0_n 0.4 ps
6 A3 偏差 DDR0_CK0 至 DDR0_CK0_n 0.4 ps
7 AS 长度 5 (1) 17 ps
8 AS 偏差 1.3 (1) 3 ps
9 AS+/AS- 长度 5 17 ps
10 AS+/AS- 偏差 0.4 ps
11 AT 长度 (3) 75 ps
12 AT 偏差 ADDR_CTRL 至 CK (4) 14 ps
13 AT 偏差 DDR0_CK0 至 DDR0_CK0_n 0.4 ps
14 从处理器到每个 SDRAM 的总 DDR0_CK0 至 DDR0_CK0_n 偏差 (2) 0.8 ps
15 从处理器到每个 SDRAM 的总 CK 至 ADDR_CTRL 偏差 (2) 4 ps
16 每条布线上的过孔数 (11) 3(1) 个过孔
17 过孔数差异(11) 1(10) 个过孔
18 中心到中心 CK 到其他 DDR4 布线间距(5) 4w
19 中心到中心 ADDR_CTRL 到其他 DDR4 布线间距(5) 4w
20 中心到中心 ADDR_CTRL 到其他 ADDR_CTRL 布线间距(5) 3w
21 CK 中心到中心间距(6)(7)

请参阅以下注意事项
22 CK 到其他网间距(5) 4w
23 Rcp(8) Zo-1 Zo Zo+1 Ω
24 Rtt(8)(9) Zo-5 Zo Zo+5 Ω
(1) 最大值基于保守的信号完整性方法。仅当上升时间和下降时间的详细信号完整性分析确认运行和预期一致时，才能扩展该值。
(2) 这是从处理器到 SDRAM 的总长度。必须计算每个 SDRAM 的相应值，以确保段匹配不会导致误差累积。对于第一个 SDRAM，就是 A1 + A2 + AS（针对每个信号进行计算）。对于第二个 SDRAM，则是 A1 + A2 + A3 + AS（针对每个信号进行计算）。
(3) 尽管为了方便起见，可以延长此长度，但应尽可能缩短该长度。
(4) ADDR_CTRL 网类别相对于其 CK 网类别。
(5) 对于最长 500mil 的布线长度，中心到中心间距可以降至最小 2w（仅在端点附近）。
(6) 设置 CK 间距以确保具有适当的差分阻抗。
(7) 用户必须控制阻抗，以免无意中造成阻抗不匹配。一般来说，中心到中心间距应为 2w 或略大于 2w，从而使该层上的差分阻抗等于单端阻抗 Zo 的两倍。
(8) 尤其不允许使用源终端（驱动器处的串联电阻器）。
(9) 网类别中的终端值应当保持一致。
(10) 只有在对信号飞行时间进行精确 3-D 建模（包括精确建模的信号传播通孔）以确保不超过所有段偏差最大值时，过孔数差异才可能增加 1。
(11) 分别计算从处理器到每个 SDRAM 的过孔数。
(12) 以 ps 为单位显示的 PCB 迹线长是长度的标准化表示。换算方式很简单，1 ps 就相当于 5 mil。这是针对微带线的所有段使用速度补偿时的等效带状线长度。
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