ZHCAEO8B March   2022  – November 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5附录:AM62x ALW 和 AMC 封装延迟
  9. 6修订历史记录

高速旁路电容器

高速 (HS) 旁路电容器对于 DDR 接口的正常运行至关重要。更大限度地减小连接到 VDDS_DDR 和相关接地接头的 HS 旁路电容器的寄生串联电感尤为重要。表 1-3 包含针对 HS 旁路电容器和 PCB 上的电源接头的规格。一般来说,TI 建议:

  • 安装尽可能多的 HS 旁路电容器。
  • 更大限度地减小从旁路电容器到被旁路的引脚和焊球的距离。
  • 使用物理尺寸尽可能小且具有最高可现用电容的陶瓷电容器。
  • 使用尽可能宽的布线和尽可能大的过孔尺寸将旁路电容器焊盘连接到其过孔。
  • 尽可能减少过孔共享。请注意表 1-3 中显示的对过孔共享的限制。
  • 使用三端电容器,而不是两端电容器。三端电容器提供较低的环路电感,一个三端电容器可以代替多个两端电容器,从而进一步优化环路电感。

有关任何其他 SDRAM 要求,请参阅制造商的数据表。

表 1-3 高速旁路电容器
参数 最小值 典型值 最大值 单位
HS 旁路电容器封装尺寸 (1) 0201 0402 Mil
HS 旁路电容器到被旁路的处理器的距离 (2)(3)(4) 150 Mil
每个 VDDS_DDR 电源轨的处理器 HS 旁路电容器数量和总电容(5) 请参阅以下注意事项
每个器件电源/接地焊球的连接过孔数量 1 个过孔
从处理器电源/接地焊球到连接过孔的布线长度 (2) 35 70 Mil
HS 旁路电容器到被旁路的 DDR 器件的距离(6) 150 Mil
DDR 器件 HS 旁路电容器数量 请参阅 DDR 制造商指南
每个 HS 电容器的连接过孔数量 (7)(8) 2 个过孔
从旁路电容器到连接过孔的布线长度 (2)(8) 35 100 Mil
每个 DDR 器件电源/接地焊球的连接过孔数量 1 个过孔
从 DDR 器件电源/接地焊球到连接过孔的布线长度(2) 35 60 Mil
LxW,10 mil 单位,即 0402 是一种 40 x 20 mil 表面贴装电容器。
越近/越短越好。
从最近的处理器电源或接地焊球到电容器封装中心进行测量。
其中三个电容器应位于处理器下方的 VDDS_DDR 焊球簇中。
去耦电容器数量和/或电容值应从功率感知 PCB 仿真中得出。PCB 设计人员有责任确保任何设计都符合提供的 PDN 目标。
从 DDR 器件电源或接地焊球到电容器封装中心进行测量。请参阅 SDRAM 制造商提供的指南。
仅当附加 HS 旁路电容器安装在电路板的另一侧时,它才能共享连接过孔。不允许在电路板的同一侧共享过孔。
HS 旁路电容器可与安装在 PCB 同一侧的 DDR 器件共享一个过孔。应使用较宽的布线进行连接,并且从电容器焊盘到 DDR 器件焊盘的长度应小于 150mil。