ZHCAEO8B March   2022  – November 2024 AM620-Q1 , AM623 , AM625 , AM625-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 1.1 支持的电路板设计
    2. 1.2 通用电路板布局布线指南
    3. 1.3 PCB 堆叠
    4. 1.4 旁路电容器
      1. 1.4.1 大容量旁路电容器
      2. 1.4.2 高速旁路电容器
      3. 1.4.3 返回电流旁路电容器
    5. 1.5 速度补偿
  5. 2DDR4 电路板设计和布局布线指南
    1. 2.1  DDR4 简介
    2. 2.2  受支持的 DDR4 器件的实现
    3. 2.3  DDR4 接口原理图
      1. 2.3.1 采用 16 位 SDRAM 器件的 DDR4 实现
      2. 2.3.2 采用 8 位 SDRAM 器件的 DDR4 实现
    4. 2.4  兼容的 JEDEC DDR4 器件
    5. 2.5  放置
    6. 2.6  DDR4 禁止区域
    7. 2.7  DBI
    8. 2.8  VPP
    9. 2.9  网类别
    10. 2.10 DDR4 信号端接
    11. 2.11 VREF 布线
    12. 2.12 VTT
    13. 2.13 POD 互连
    14. 2.14 CK 和 ADDR_CTRL 拓扑与布线指南
    15. 2.15 数据组拓扑与布线指南
    16. 2.16 CK 和 ADDR_CTRL 布线规格
      1. 2.16.1 CACLM - 时钟地址控制最大曼哈顿距离
      2. 2.16.2 CK 和 ADDR_CTRL 布线限值
    17. 2.17 数据组布线规格
      1. 2.17.1 DQLM - DQ 最大曼哈顿距离
      2. 2.17.2 数据组布线限值
    18. 2.18 位交换
      1. 2.18.1 数据位交换
      2. 2.18.2 地址和控制位交换
  6. 3LPDDR4 电路板设计和布局布线指南
    1. 3.1  LPDDR4 简介
    2. 3.2  受支持的 LPDDR4 器件的实现
    3. 3.3  LPDDR4 接口原理图
    4. 3.4  兼容的 JEDEC LPDDR4 器件
    5. 3.5  放置
    6. 3.6  LPDDR4 禁止区域
    7. 3.7  LPDDR4 DBI
    8. 3.8  网类别
    9. 3.9  LPDDR4 信号端接
    10. 3.10 LPDDR4 VREF 布线
    11. 3.11 LPDDR4 VTT
    12. 3.12 CK0 和 ADDR_CTRL 拓扑
    13. 3.13 数据组拓扑
    14. 3.14 CK0 和 ADDR_CTRL 布线规格
    15. 3.15 数据组布线规格
    16. 3.16 字节和位交换
  7. 4LPDDR4 电路板设计仿真
    1. 4.1 电路板模型提取
    2. 4.2 电路板模型验证
    3. 4.3 S 参数检查
    4. 4.4 时域反射法 (TDR) 分析
    5. 4.5 系统级仿真
      1. 4.5.1 仿真设置
      2. 4.5.2 仿真参数
      3. 4.5.3 仿真目标
        1. 4.5.3.1 眼图质量
        2. 4.5.3.2 延迟报告
        3. 4.5.3.3 模板报告
    6. 4.6 设计示例
      1. 4.6.1 堆叠
      2. 4.6.2 布线
      3. 4.6.3 模型验证
      4. 4.6.4 仿真结果
  8. 5附录:AM62x ALW 和 AMC 封装延迟
  9. 6修订历史记录

堆叠

这些指导原则建议使用 10 层或 12 层 PCB 堆叠方式以实现完整的器件功能。以下是 10 层和 12 层堆叠示例:

  • 支持使用 FR4 米6体育平台手机版_好二三四的设计,如 370HR,同时也建议使用速度更高的材料,如 ISOLA I-Speed(或同等米6体育平台手机版_好二三四),以增加裕量。IT180A 也是有助于在成本与性能之间进行权衡的另一种材料
  • 本示例在第 2 层和第 4 层上对数据组进行布线。尽管这样做可以更大限度减小过孔行程,从而减少过孔之间的耦合,但它留下了更长的过孔残桩,这可能需要背钻。
  • 在 10 层示例中,在第 7 层对动态 CA 信号进行布线,在第 9 层对更多静态控制信号进行布线。
表 4-4 LPDDR4 的 10 层 PCB 堆叠示例 (J7 EVM)
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - PWR/SIG BGA 分线/VDD_CPU、VDD_CORE 和 VDD_DDR_1V1
2 PWR/SIG VDD_CPU 和 CORE/LPDDR(DBG #3/#1、CAT 分支)
3 GND REF
4 PWR/SIG VDDA_PHYCORE_0V8、VDD_xxx、0V85/LPDDR (DBG #2/#0)
5 PWR/GND VDDA_0V8_xxx 和 为 LPDDR4灌注 GND
6 PWR/GND VDD_xxx、VDDA_xxx 电源和 为 LPDDR4灌注 GND
7 SIG/PWR VDD_xxx、VDDA_xxx/LPDDR(动态 CA、干线)/串行器/解串器
8 GND REF
9 SIG/PWR VDD_xxx、VDDA_xxx/LPDDR(静态 CA)
10 底部 - SIG/PWR BGA 分线/Pwr 和 GND 计划段
阻焊层
表 4-5 LPDDR4 的 12 层 PCB 堆叠示例 (AM62Ax LP SK EVM)
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - PWR/SIG BGA 分线、VDD_LPDDR4、GND
2 GND REF
3 PWR/SIG VDDA_1V8、GND、LPDDR(DBG #3/#1、CA T 分支)、LVCMOS 转义
4 GND REF
5 SIG/GND GND、LPDDR (DBG #2/#0)、LVCMOS 转义
6 PWR/GND GND(在 LPDDR 下)、VDD_CORE、VDDR_CORE、VDDA_1V8、VDDSHVx
7 PWR DVDD_3V3、DVDD_1V8、VDD1_LPDDR4_1V8
8 PWR VDD_CORE、VDD_LPDDR4、VDDA_x
9 GND REF
10 SIG/GND GND、LPDDR(CA 点对点、CA 干线)、LVCMOS 转义
11 GND REF
12 底部 - SIG/PWR GND、去耦电容、LVCMOS 转义
阻焊层
表 4-6 LPDDR4 的 12 层 PCB 堆叠示例 (AM62Px SK EVM)
层号 堆叠 布线计划最高优先级和层
阻焊层
1 顶部 - PWR/SIG BGA 分线、VDD_LPDDR4、GND
2 GND REF
3 PWR/SIG VDDA_1V8、GND、LPDDR(DBG #3/#1、CA T 分支)、LVCMOS 转义
4 GND REF
5 SIG/GND GND、LPDDR (DBG #2/#0)、LVCMOS 转义
6 GND REF
7 PWR VDD_CORE、VDD_LPDDR4、DVDD_3V3
8 PWR/GND VDD1_LPDDR4_1V8、GND、VDDA_x
9 PWR/GND GND、VDDR_CORE、VDDA_1V8、DVDD_3V3、DVDD_1V8
10 SIG/GND GND、LPDDR(CA 点对点、CA 干线)、LVCMOS 转义
11 GND REF
12 底部 - SIG/PWR GND、去耦电容、LVCMOS 转义
阻焊层

表 4-7 提供了对样例设计执行仿真的结果,其中显示了 PCB 堆叠(材料、钻孔计划等)对 LPDDR4 性能的影响。结果表明,FR4 解决方案可以实现最大带宽,但需要背钻。频率更高的材料无需背钻即可达到相同的性能。请注意,8 层设计仅实现了 3733,但这是因层数有限引起的其他设计折衷(实心参考平面等)导致的。

表 4-7 J7 EVM 堆叠对 LPDDR4 性能的影响示例
设计 材料 层数 过孔背钻 最大 LPDDR4 速度 (Mbps)(1)
J7 EVM I-Speed 16 4266
参考板 I-Speed 10 4266
参考板 370HR 10 4266
参考板 370HR 8 3733
这些结果适用于 J7 设计。如需了解受支持的最大数据速率,请参阅特定于器件的数据手册。