ZHCS488K October   2011  – December 2018 AM3351 , AM3352 , AM3354 , AM3356 , AM3357 , AM3358 , AM3359

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用范围
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2修订历史记录
  3. 3Device Comparison
    1. 3.1 Related Products
  4. 4Terminal Configuration and Functions
    1. 4.1 Pin Diagram
      1. 4.1.1 ZCE Package Pin Maps (Top View)
        1. Table 4-1 ZCE Pin Map [Section Left - Top View]
        2.       ZCE Pin Map [Section Middle - Top View]
        3.       ZCE Pin Map [Section Right - Top View]
      2. 4.1.2 ZCZ Package Pin Maps (Top View)
        1.       ZCZ Pin Map [Section Left - Top View]
        2.       ZCZ Pin Map [Section Middle - Top View]
        3.       ZCZ Pin Map [Section Right - Top View]
    2. 4.2 Pin Attributes
    3. 4.3 Signal Descriptions
      1. 4.3.1 External Memory Interfaces
      2. 4.3.2 General-Purpose IOs
      3. 4.3.3 Miscellaneous
        1. 4.3.3.1 eCAP
        2. 4.3.3.2 eHRPWM
        3. 4.3.3.3 eQEP
        4. 4.3.3.4 Timer
      4. 4.3.4 PRU-ICSS
        1. 4.3.4.1 PRU0
        2. 4.3.4.2 PRU1
      5. 4.3.5 Removable Media Interfaces
      6. 4.3.6 Serial Communication Interfaces
        1. 4.3.6.1 CAN
        2. 4.3.6.2 GEMAC_CPSW
        3. 4.3.6.3 I2C
        4. 4.3.6.4 McASP
        5. 4.3.6.5 SPI
        6. 4.3.6.6 UART
        7. 4.3.6.7 USB
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Operating Performance Points (OPPs)
    5. 5.5  Recommended Operating Conditions
    6. 5.6  Power Consumption Summary
    7. 5.7  DC Electrical Characteristics
    8. 5.8  Thermal Resistance Characteristics for ZCE and ZCZ Packages
    9. 5.9  External Capacitors
      1. 5.9.1 Voltage Decoupling Capacitors
        1. 5.9.1.1 Core Voltage Decoupling Capacitors
        2. 5.9.1.2 I/O and Analog Voltage Decoupling Capacitors
      2. 5.9.2 Output Capacitors
    10. 5.10 Touch Screen Controller and Analog-to-Digital Subsystem Electrical Parameters
  6. 6Power and Clocking
    1. 6.1 Power Supplies
      1. 6.1.1 Power Supply Slew Rate Requirement
      2. 6.1.2 Power-Down Sequencing
      3. 6.1.3 VDD_MPU_MON Connections
      4. 6.1.4 Digital Phase-Locked Loop Power Supply Requirements
    2. 6.2 Clock Specifications
      1. 6.2.1 Input Clock Specifications
      2. 6.2.2 Input Clock Requirements
        1. 6.2.2.1 OSC0 Internal Oscillator Clock Source
          1. Table 6-2 OSC0 Crystal Circuit Requirements
          2. Table 6-3 OSC0 Crystal Circuit Characteristics
        2. 6.2.2.2 OSC0 LVCMOS Digital Clock Source
        3. 6.2.2.3 OSC1 Internal Oscillator Clock Source
          1. Table 6-5 OSC1 Crystal Circuit Requirements
          2. Table 6-6 OSC1 Crystal Circuit Characteristics
        4. 6.2.2.4 OSC1 LVCMOS Digital Clock Source
        5. 6.2.2.5 OSC1 Not Used
      3. 6.2.3 Output Clock Specifications
      4. 6.2.4 Output Clock Characteristics
        1. 6.2.4.1 CLKOUT1
        2. 6.2.4.2 CLKOUT2
  7. 7Peripheral Information and Timings
    1. 7.1  Parameter Information
      1. 7.1.1 Timing Parameters and Board Routing Analysis
    2. 7.2  Recommended Clock and Control Signal Transition Behavior
    3. 7.3  OPP50 Support
    4. 7.4  Controller Area Network (CAN)
      1. 7.4.1 DCAN Electrical Data and Timing
        1. Table 7-1 DCAN Timing Conditions
        2. Table 7-2 Timing Requirements for DCANx Receive
        3. Table 7-3 Switching Characteristics for DCANx Transmit
    5. 7.5  DMTimer
      1. 7.5.1 DMTimer Electrical Data and Timing
        1. Table 7-4 DMTimer Timing Conditions
        2. Table 7-5 Timing Requirements for DMTimer [1-7]
        3. Table 7-6 Switching Characteristics for DMTimer [4-7]
    6. 7.6  Ethernet Media Access Controller (EMAC) and Switch
      1. 7.6.1 EMAC and Switch Electrical Data and Timing
        1. Table 7-7 EMAC and Switch Timing Conditions
        2. 7.6.1.1   EMAC/Switch MDIO Electrical Data and Timing
          1. Table 7-8  Timing Requirements for MDIO_DATA
          2. Table 7-9  Switching Characteristics for MDIO_CLK
          3. Table 7-10 Switching Characteristics for MDIO_DATA
        3. 7.6.1.2   EMAC and Switch MII Electrical Data and Timing
          1. Table 7-11 Timing Requirements for GMII[x]_RXCLK - MII Mode
          2. Table 7-12 Timing Requirements for GMII[x]_TXCLK - MII Mode
          3. Table 7-13 Timing Requirements for GMII[x]_RXD[3:0], GMII[x]_RXDV, and GMII[x]_RXER - MII Mode
          4. Table 7-14 Switching Characteristics for GMII[x]_TXD[3:0], and GMII[x]_TXEN - MII Mode
        4. 7.6.1.3   EMAC and Switch RMII Electrical Data and Timing
          1. Table 7-15 Timing Requirements for RMII[x]_REFCLK - RMII Mode
          2. Table 7-16 Timing Requirements for RMII[x]_RXD[1:0], RMII[x]_CRS_DV, and RMII[x]_RXER - RMII Mode
          3. Table 7-17 Switching Characteristics for RMII[x]_TXD[1:0], and RMII[x]_TXEN - RMII Mode
        5. 7.6.1.4   EMAC and Switch RGMII Electrical Data and Timing
          1. Table 7-18 Timing Requirements for RGMII[x]_RCLK - RGMII Mode
          2. Table 7-19 Timing Requirements for RGMII[x]_RD[3:0], and RGMII[x]_RCTL - RGMII Mode
          3. Table 7-20 Switching Characteristics for RGMII[x]_TCLK - RGMII Mode
          4. Table 7-21 Switching Characteristics for RGMII[x]_TD[3:0], and RGMII[x]_TCTL - RGMII Mode
    7. 7.7  External Memory Interfaces
      1. 7.7.1 General-Purpose Memory Controller (GPMC)
        1. 7.7.1.1 GPMC and NOR Flash—Synchronous Mode
          1. Table 7-22 GPMC and NOR Flash Timing Conditions—Synchronous Mode
          2. Table 7-23 GPMC and NOR Flash Timing Requirements—Synchronous Mode
          3. Table 7-24 GPMC and NOR Flash Switching Characteristics—Synchronous Mode
        2. 7.7.1.2 GPMC and NOR Flash—Asynchronous Mode
          1. Table 7-25 GPMC and NOR Flash Timing Conditions—Asynchronous Mode
          2. Table 7-26 GPMC and NOR Flash Internal Timing Requirements—Asynchronous Mode
          3. Table 7-27 GPMC and NOR Flash Timing Requirements—Asynchronous Mode
          4. Table 7-28 GPMC and NOR Flash Switching Characteristics—Asynchronous Mode
        3. 7.7.1.3 GPMC and NAND Flash—Asynchronous Mode
          1. Table 7-29 GPMC and NAND Flash Timing Conditions—Asynchronous Mode
          2. Table 7-30 GPMC and NAND Flash Internal Timing Requirements—Asynchronous Mode
          3. Table 7-31 GPMC and NAND Flash Timing Requirements—Asynchronous Mode
          4. Table 7-32 GPMC and NAND Flash Switching Characteristics—Asynchronous Mode
      2. 7.7.2 mDDR(LPDDR), DDR2, DDR3, DDR3L Memory Interface
        1. 7.7.2.1 mDDR (LPDDR) Routing Guidelines
          1. 7.7.2.1.1 Board Designs
          2. 7.7.2.1.2 LPDDR Interface
            1. 7.7.2.1.2.1 LPDDR Interface Schematic
            2. 7.7.2.1.2.2 Compatible JEDEC LPDDR Devices
              1. Table 7-34 Compatible JEDEC LPDDR Devices (Per Interface)
            3. 7.7.2.1.2.3 PCB Stackup
            4. 7.7.2.1.2.4 Placement
            5. 7.7.2.1.2.5 LPDDR Keepout Region
            6. 7.7.2.1.2.6 Bulk Bypass Capacitors
            7. 7.7.2.1.2.7 High-Speed Bypass Capacitors
            8. 7.7.2.1.2.8 Net Classes
            9. 7.7.2.1.2.9 LPDDR Signal Termination
          3. 7.7.2.1.3 LPDDR CK and ADDR_CTRL Routing
        2. 7.7.2.2 DDR2 Routing Guidelines
          1. 7.7.2.2.1 Board Designs
          2. 7.7.2.2.2 DDR2 Interface
            1. 7.7.2.2.2.1  DDR2 Interface Schematic
            2. 7.7.2.2.2.2  Compatible JEDEC DDR2 Devices
              1. Table 7-46 Compatible JEDEC DDR2 Devices (Per Interface)
            3. 7.7.2.2.2.3  PCB Stackup
            4. 7.7.2.2.2.4  Placement
            5. 7.7.2.2.2.5  DDR2 Keepout Region
            6. 7.7.2.2.2.6  Bulk Bypass Capacitors
            7. 7.7.2.2.2.7  High-Speed (HS) Bypass Capacitors
            8. 7.7.2.2.2.8  Net Classes
            9. 7.7.2.2.2.9  DDR2 Signal Termination
            10. 7.7.2.2.2.10 DDR_VREF Routing
          3. 7.7.2.2.3 DDR2 CK and ADDR_CTRL Routing
        3. 7.7.2.3 DDR3 and DDR3L Routing Guidelines
          1. 7.7.2.3.1 Board Designs
            1. 7.7.2.3.1.1 DDR3 versus DDR2
          2. 7.7.2.3.2 DDR3 Device Combinations
          3. 7.7.2.3.3 DDR3 Interface
            1. 7.7.2.3.3.1  DDR3 Interface Schematic
            2. 7.7.2.3.3.2  Compatible JEDEC DDR3 Devices
            3. 7.7.2.3.3.3  PCB Stackup
            4. 7.7.2.3.3.4  Placement
            5. 7.7.2.3.3.5  DDR3 Keepout Region
            6. 7.7.2.3.3.6  Bulk Bypass Capacitors
            7. 7.7.2.3.3.7  High-Speed Bypass Capacitors
              1. 7.7.2.3.3.7.1 Return Current Bypass Capacitors
            8. 7.7.2.3.3.8  Net Classes
            9. 7.7.2.3.3.9  DDR3 Signal Termination
            10. 7.7.2.3.3.10 DDR_VREF Routing
            11. 7.7.2.3.3.11 VTT
          4. 7.7.2.3.4 DDR3 CK and ADDR_CTRL Topologies and Routing Definition
            1. 7.7.2.3.4.1 Two DDR3 Devices
              1. 7.7.2.3.4.1.1 CK and ADDR_CTRL Topologies, Two DDR3 Devices
              2. 7.7.2.3.4.1.2 CK and ADDR_CTRL Routing, Two DDR3 Devices
            2. 7.7.2.3.4.2 One DDR3 Device
              1. 7.7.2.3.4.2.1 CK and ADDR_CTRL Topologies, One DDR3 Device
              2. 7.7.2.3.4.2.2 CK and ADDR_CTRL Routing, One DDR3 Device
          5. 7.7.2.3.5 Data Topologies and Routing Definition
            1. 7.7.2.3.5.1 DQS[x] and DQ[x] Topologies, Any Number of Allowed DDR3 Devices
            2. 7.7.2.3.5.2 DQS[x] and DQ[x] Routing, Any Number of Allowed DDR3 Devices
          6. 7.7.2.3.6 Routing Specification
            1. 7.7.2.3.6.1 CK and ADDR_CTRL Routing Specification
            2. 7.7.2.3.6.2 DQS[x] and DQ[x] Routing Specification
    8. 7.8  I2C
      1. 7.8.1 I2C Electrical Data and Timing
        1. Table 7-70 I2C Timing Conditions – Slave Mode
        2. Table 7-71 Timing Requirements for I2C Input Timings
        3. Table 7-72 Switching Characteristics for I2C Output Timings
    9. 7.9  JTAG Electrical Data and Timing
      1. Table 7-73 JTAG Timing Conditions
      2. Table 7-74 Timing Requirements for JTAG
      3. Table 7-75 Switching Characteristics for JTAG
    10. 7.10 LCD Controller (LCDC)
      1. Table 7-76 LCD Controller Timing Conditions
      2. 7.10.1     LCD Interface Display Driver (LIDD Mode)
        1. Table 7-77 Timing Requirements for LCD LIDD Mode
        2. Table 7-78 Switching Characteristics for LCD LIDD Mode
      3. 7.10.2     LCD Raster Mode
        1. Table 7-79 Switching Characteristics for LCD Raster Mode
    11. 7.11 Multichannel Audio Serial Port (McASP)
      1. 7.11.1 McASP Device-Specific Information
      2. 7.11.2 McASP Electrical Data and Timing
        1. Table 7-80 McASP Timing Conditions
        2. Table 7-81 Timing Requirements for McASP
        3. Table 7-82 Switching Characteristics for McASP
    12. 7.12 Multichannel Serial Port Interface (McSPI)
      1. 7.12.1 McSPI Electrical Data and Timing
        1. 7.12.1.1 McSPI—Slave Mode
          1. Table 7-83 McSPI Timing Conditions – Slave Mode
          2. Table 7-84 Timing Requirements for McSPI Input Timings—Slave Mode
          3. Table 7-85 Switching Characteristics for McSPI Output Timings—Slave Mode
        2. 7.12.1.2 McSPI—Master Mode
          1. Table 7-86 McSPI Timing Conditions – Master Mode
          2. Table 7-87 Timing Requirements for McSPI Input Timings – Master Mode
          3. Table 7-88 Switching Characteristics for McSPI Output Timings – Master Mode
    13. 7.13 Multimedia Card (MMC) Interface
      1. 7.13.1 MMC Electrical Data and Timing
        1. Table 7-89 MMC Timing Conditions
        2. Table 7-90 Timing Requirements for MMC[x]_CMD and MMC[x]_DAT[7:0]
        3. Table 7-91 Switching Characteristics for MMC[x]_CLK
        4. Table 7-92 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—Standard Mode
        5. Table 7-93 Switching Characteristics for MMC[x]_CMD and MMC[x]_DAT[7:0]—High-Speed Mode
    14. 7.14 Programmable Real-Time Unit Subsystem and Industrial Communication Subsystem (PRU-ICSS)
      1. 7.14.1 Programmable Real-Time Unit (PRU-ICSS PRU)
        1. Table 7-94 PRU-ICSS PRU Timing Conditions
        2. 7.14.1.1   PRU-ICSS PRU Direct Input/Output Mode Electrical Data and Timing
          1. Table 7-95 PRU-ICSS PRU Timing Requirements - Direct Input Mode
          2. Table 7-96 PRU-ICSS PRU Switching Requirements – Direct Output Mode
        3. 7.14.1.2   PRU-ICSS PRU Parallel Capture Mode Electrical Data and Timing
          1. Table 7-97 PRU-ICSS PRU Timing Requirements - Parallel Capture Mode
        4. 7.14.1.3   PRU-ICSS PRU Shift Mode Electrical Data and Timing
          1. Table 7-98 PRU-ICSS PRU Timing Requirements – Shift In Mode
          2. Table 7-99 PRU-ICSS PRU Switching Requirements - Shift Out Mode
      2. 7.14.2 PRU-ICSS EtherCAT (PRU-ICSS ECAT)
        1. Table 7-100 PRU-ICSS ECAT Timing Conditions
        2. 7.14.2.1    PRU-ICSS ECAT Electrical Data and Timing
          1. Table 7-101 PRU-ICSS ECAT Timing Requirements – Input Validated With LATCH_IN
          2. Table 7-102 PRU-ICSS ECAT Timing Requirements – Input Validated With SYNCx
          3. Table 7-103 PRU-ICSS ECAT Timing Requirements – Input Validated With Start of Frame (SOF)
          4. Table 7-104 PRU-ICSS ECAT Timing Requirements - LATCHx_IN
          5. Table 7-105 PRU-ICSS ECAT Switching Requirements - Digital I/Os
      3. 7.14.3 PRU-ICSS MII_RT and Switch
        1. Table 7-106 PRU-ICSS MII_RT Switch Timing Conditions
        2. 7.14.3.1    PRU-ICSS MDIO Electrical Data and Timing
          1. Table 7-107 PRU-ICSS MDIO Timing Requirements – MDIO_DATA
          2. Table 7-108 PRU-ICSS MDIO Switching Characteristics - MDIO_CLK
          3. Table 7-109 PRU-ICSS MDIO Switching Characteristics – MDIO_DATA
        3. 7.14.3.2    PRU-ICSS MII_RT Electrical Data and Timing
          1. Table 7-110 PRU-ICSS MII_RT Timing Requirements – MII_RXCLK
          2. Table 7-111 PRU-ICSS MII_RT Timing Requirements - MII[x]_TXCLK
          3. Table 7-112 PRU-ICSS MII_RT Timing Requirements - MII_RXD[3:0], MII_RXDV, and MII_RXER
          4. Table 7-113 PRU-ICSS MII_RT Switching Characteristics - MII_TXD[3:0] and MII_TXEN
      4. 7.14.4 PRU-ICSS Universal Asynchronous Receiver Transmitter (PRU-ICSS UART)
        1. Table 7-114 UART Timing Conditions
        2. Table 7-115 Timing Requirements for PRU-ICSS UART Receive
        3. Table 7-116 Switching Characteristics Over Recommended Operating Conditions for PRU-ICSS UART Transmit
    15. 7.15 Universal Asynchronous Receiver Transmitter (UART)
      1. 7.15.1 UART Electrical Data and Timing
        1. Table 7-117 UART Timing Conditions
        2. Table 7-118 Timing Requirements for UARTx Receive
        3. Table 7-119 Switching Characteristics for UARTx Transmit
      2. 7.15.2 UART IrDA Interface
  8. 8Device and Documentation Support
    1. 8.1 Device Nomenclature
    2. 8.2 Tools and Software
    3. 8.3 Documentation Support
    4. 8.4 Related Links
    5. 8.5 Community Resources
    6. 8.6 商标
    7. 8.7 静电放电警告
    8. 8.8 Glossary
  9. 9Mechanical, Packaging, and Orderable Information
    1. 9.1 Via Channel
    2. 9.2 Packaging Information

1.1 特性

  • 高达 1GHz Sitara™ARM®Cortex®-A8 32 位精简指令集计算机 (RISC) 处理器
    • NEON™单指令流多数据流 (SIMD) 协处理器
    • 32KB L1 指令和 32KB 带有单位检错（奇偶校验）的数据缓存
    • 带有错误校正码 (ECC) 的 256KB L2 缓存
    • 176KB 片载启动 ROM
    • 64KB 专用 RAM
    • 仿真和调试 - JTAG
    • 中断控制器（最多可控制 128 个中断请求）
  • 片上存储器（共享 L3 RAM）
    • 64KB 通用片上存储器控制器 (OCMC) 随机存取存储器 (RAM)
    • 可访问所有主机
    • 支持保持以实现快速唤醒
  • 外部存储器接口 (EMIF)
    • mDDR(LPDDR)、DDR2、DDR3、DDR3L 控制器：
      • mDDR：200MHz 时钟（400MHz 数据速率）
      • DDR2：266MHz 时钟（532MHz 数据速率）
      • DDR3：400MHz 时钟（800MHz 数据速率）
      • DDR3L：400MHz 时钟（800MHz 数据速率）
      • 16 位数据总线
      • 1GB 全部可寻址空间
      • 支持一个 x16 或两个 x8 存储器件配置
    • 通用存储器控制器 (GPMC)
      • 灵活的 8 位和 16 位异步存储器接口，具有多达七个片选（NAND、NOR、复用 NOR 和 SRAM）
      • 使用 BCH 代码，支持 4 位、8 位或 16 位 ECC
      • 使用海明码来支持 1 位 ECC
    • 错误定位器模块 (ELM)
      • 与 GPMC 一起使用时，可通过 BCH 算法确定所生成的伴随多项式中数据错误的地址
      • 根据 BCH 算法，支持 4 位、8 位和 16 位每 512 字节块错误定位
  • 可编程实时单元子系统和工业通信子系统 (PRU-ICSS)
    • 支持的协议如 EtherCAT®、PROFIBUS、PROFINET、EtherNet/IP™ 等
    • 2个可编程实时单元(PRU)
      • 32位可运行在200MHz的负载/存储RISC处理器
      • 8KB 带有单位检错（奇偶校验）的指令 RAM
      • 8KB 带有单位检错（奇偶校验）的数据 RAM
      • 具有 64 位累加器的单周期 32 位乘法器
      • 增强型 GPIO 模块为外部信号提供移入/移出支持以及并行锁断
    • 12KB 带有单位检错（奇偶校验）的共享 RAM
    • 三个 120 字节寄存器组，可被每个 PRU 访问
    • 用于处理系统输入事件的中断控制器 (INTC)
    • 用于将内部和外部主机连接到 PRU-ICSS 内部资源的本地互连总线
    • PRU-ICSS 内的外设：
      • 一个带有流控制引脚的通用异步收发器 (UART) 端口，支持高达 12Mbps 的数据速率
      • 一个增强型捕捉 (eCAP) 模块
      • 2 个支持工业用以太网的 MII 以太网端口，例如EtherCAT
      • 1 个 MDIO 端口
  • 电源、复位和时钟管理 (PRCM) 模块
    • 控制待机模式和深度休眠模式的进入和退出
    • 负责休眠排序、电源域关闭排序、唤醒排序和电源域打开排序
    • 时钟
      • 集成了 15MHz 至 35MHz 的高频振荡器，用于为各种系统和外设时钟生成参考时钟
      • 支持子系统和外设的单独时钟使能和禁用控制，帮助降低功耗
      • 五个用于生成系统时钟的 ADPLL（MPU 子系统、DDR 接口、USB 和外设 [MMC 和 SD、UART、SPI、I2C]、L3、L4、以太网、GFX [SGX530]、LCD 像素时钟）
    • 电源
      • 两个不可切换的电源域（实时时钟 [RTC] 和唤醒逻辑 [WAKEUP]）
      • 三个可切换的电源域（MPU 子系统 [MPU]、SGX530 [GFX]、外设和基础设施 [PER]）
      • 执行 SmartReflex™ 2B 类，基于芯片温度、过程变化和性能实现内核电压调节（自适应电压调节 [AVS]）
      • 动态电压频率缩放 (DVFS)
  • 实时时钟 (RTC)
    • 实时日期（年、月、日和星期几）和时间（小时、分钟和秒）信息
    • 内部 32.768kHz 振荡器，RTC 逻辑和 1.1V 内部低压降稳压器 (LDO)
    • 独立的加电复位 (RTC_PWRONRSTn) 输入
    • 用于外部唤醒事件的专用输入引脚(EXT_WAKEUP)
    • 可编程警报可用于生成 PRCM 内部中断（用于唤醒）或 Cortex-A8 内部中断（用于事件通知）
    • 可编程警报可与外部输出 (PMIC_POWER_EN) 一起用来使能电源管理 IC，从而恢复非 RTC 电源域
  • 外设
    • 最多两个带集成 PHY 的 USB 2.0 高速 DRD（双角色器件）端口
    • 多达两个工业千兆位以太网 MAC（10、100 和 1000Mbps）
      • 集成开关
      • 每个 MAC 都支持 MII、RMII、RGMII 和 MDIO 接口
      • 以太网 MAC 和交换机可独立于其它功能运行
      • IEEE 1588v2 精密时间协议 (PTP)
    • 多达 2 个控制器局域网 (CAN) 端口
      • 支持 CAN 版本 2 部分 A 和 B
    • 多达两个多通道音频串行端口 (McASP)
      • 高达 50MHz 的发送和接收时钟
      • 每个具有独立 TX 和 RX 时钟的 McASP 端口对应多达四个串行数据引脚
      • 支持时分多路复用 (TDM)、内部 IC 声音 (I2S) 和类似格式
      • 支持数字音频接口传输（SPDIF、IEC60958-1 和 AES-3 格式）
      • 用于发送和接收的 FIFO 缓冲器（256 字节）
    • 最多 6 个 UART
      • 所有 UART 支持 IrDA 和 CIR 模式
      • 所有 UART 支持 RTS 和 CTS 流量控制
      • UART1 支持完整的调制解调器控制
    • 多达两个主从 McSPI 串行接口
      • 最多 2 个芯片选择
      • 高达48 MHz
    • 多达三个 MMC、SD 和 SDIO 端口
      • 1 位、4 位和 8 位 MMC、SD 和 SDIO 模式
      • MMCSD0 具有专用于 1.8V 或 3.3V 操作的电源轨
      • 高达 48MHz 的数据传输速率
      • 支持卡检测和写保护
      • 符合 MMC4.3、SD 和 SDIO 2.0 规范
    • 多达三个 I2C 主从接口
      • 标准模式（高达 100kHz）
      • 快速模式（高达 400kHz）
    • 多达四组通用 I/O (GPIO) 引脚
      • 每组包含 32 个 GPIO 引脚（与其他功能引脚复用）
      • GPIO 引脚可作为中断输入（每组多达两个中断输入）
    • 多达三个外部直接存储器访问 (DMA) 事件输入也可用作中断输入
    • 8 个 32 位通用计时器
      • DMTIMER1 是用于操作系统 (OS) 节拍的 1ms 计时器
      • DMTIMER4–DMTIMER7 为引脚输出
    • 一个安全装置计时器
    • SGX530 3D 图形引擎
      • 拼图架构每秒可提供最多 2000 万个多边形
      • 通用可扩展着色引擎 (USSE) 是一款包含像素和顶点着色功能的多线程引擎
      • 超过 Microsoft VS3.0、PS3.0 和 OGL2.0 的高级着色功能集
      • Direct3D Mobile、OGL-ES 1.1 和 2.0 以及 OpenMax 的行业标准 API 支持
      • 精细的任务切换、负载均衡和电源管理
      • 高级几何 DMA 驱动型操作，最大程度地减少 CPU 交互
      • 可编程高质量图像防锯齿
      • 用于统一存储器架构中操作系统运行的完全虚拟化存储器寻址
    • LCD 控制器
      • 最多 24 位数据输出；每像素 8 位 (RGB)
      • 分辨率最高可达 2048 x 2048 （具有最高 126MHz 的像素时钟）
      • 集成 LCD 接口显示驱动器 (LIDD) 控制器
      • 集成光栅控制器
      • 集成 DMA 引擎可通过中断或固件计时器从外部帧缓冲器获取数据，无需加重处理器的负担
      • 512 字深内部 FIFO
      • 支持的显示类型：
        • 字符显示器 - 使用 LIDD 控制器对这些显示器进行编程
        • 无源矩阵 LCD 显示-使用 LCD 光栅显示控制器来为到无源显示的持续图形刷新提供定时和数据
        • 有源矩阵 LCD 显示-使用外部帧缓冲器空间和内部 DMA 引擎来驱动到控制面板的流数据
    • 12 位逐次逼近寄存器 (SAR) ADC
      • 每秒采集 200K 个样本
      • 可从 8:1 模拟开关复用的八个模拟输入中任意选择输入
      • 可配置为用作 4 线、5 线或 8 线电阻式触摸屏控制器 (TSC) 接口
    • 多达三个 32 位 eCAP 模块
      • 可配置为三个捕捉输入或者三个备用 PWM 输出
    • 多达三个增强型高分辨率 PWM 模块 (eHRPWM)
      • 具有时间和频率控制功能的 16 位专用时基计数器
      • 可配置为 6 个单端，6 个双边对称，或者 3个双边不对称输出
    • 多达 3 个 32 位增强型正交编码脉冲 (eQEP) 模块
  • 器件标识
    • 包含电子熔丝组 (FuseFarm)，其中一些位厂家可编程
      • 生产 ID
      • 器件部件号（唯一的 JTAG ID）
      • 设备版本（可由主机 ARM 读取）
  • 调试接口支持
    • 用于 ARM（Cortex-A8 和 PRCM）和 PRU-ICSS 调试的 JTAG 和 cJTAG
    • 支持器件边界扫描
    • 支持 IEEE1500
  • DMA
    • 片上增强型 DMA 控制器 (EDMA) 搭载三个第三方传送控制器 (TPTC) 和一个第三方通道控制器 (TPCC)，支持多达 64 个可编程逻辑通道和 8 个 QDMA 通道。EDMA 用于：
      • 向/从片上存储器传送
      • 向/从外部存储器（EMIF、GPMC 和从外设）传送
  • 处理器间通信 (IPC)
    • 集成了基于硬件的 IPC 邮箱，以及用于 Cortex-A8、PRCM 和 PRU-ICSS 之间进程同步的 Spinlock
      • 生成中断的邮箱寄存器
        • 4 个初启程序 （Cortex-A8、PRCM、PRU0、PRU1）
      • 自旋锁具有128个软件指定的锁寄存器
  • 安全性
    • 密码硬件加速器（AES、SHA、RNG）
    • 安全引导
  • 启动模式
    • 通过锁存在 PWRONRSTn 复位输入引脚上升沿的启动配置引脚来选择启动模式
  • 封装：
    • 298 引脚 S-PBGA-N298 过孔通道封装
      （后缀 ZCE），0.65mm 焊球间距
    • 324 引脚 S-PBGA-N324 封装
      （后缀 ZCZ），0.80mm 焊球间距
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