ZHCSGY3G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
  4. 4 修订历史记录
  5. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  6. 6 引脚配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
      1. 6.3.1 模拟信号
      2. 6.3.2 数字信号
      3. 6.3.3 电源和接地
      4. 6.3.4 测试、JTAG 和复位
    4. 6.4 引脚多路复用
      1. 6.4.1 GPIO 多路复用引脚
      2. 6.4.2 ADC 引脚上的数字输入 (AIO)
      3. 6.4.3 GPIO 输入 X-BAR
      4. 6.4.4 GPIO 输出 X-BAR 和 ePWM X-BAR
    5. 6.5 带有内部上拉和下拉的引脚
    6. 6.6 未使用引脚的连接
  7. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 商用
    3. 7.3  ESD 等级 - 汽车
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 系统电流消耗（外部电源）
      2. 7.5.2 系统电流消耗（内部 VREG）
      3. 7.5.3 系统电流消耗（直流/直流稳压器）
      4. 7.5.4 工作模式测试说明
      5. 7.5.5 电流消耗图
      6. 7.5.6 减少电流消耗
        1. 7.5.6.1 每个禁用外设的典型 IDD 电流减少值（SYSCLK 为 100MHz 时）
    6. 7.6  电气特性
    7. 7.7  热阻特征
      1. 7.7.1 PZ 封装
      2. 7.7.2 PM 封装
      3. 7.7.3 RSH 封装
    8. 7.8  散热设计注意事项
    9. 7.9  系统
      1. 7.9.1 电源管理模块 (PMM)
        1. 7.9.1.1 引言
        2. 7.9.1.2 概述
          1. 7.9.1.2.1 电源轨监视器
            1. 7.9.1.2.1.1 I/O POR（上电复位）监视器
            2. 7.9.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 7.9.1.2.1.3 VDD POR（上电复位）监视器
          2. 7.9.1.2.2 外部监控器使用情况
          3. 7.9.1.2.3 延迟块
          4. 7.9.1.2.4 内部 1.2V LDO 稳压器 (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V 开关稳压器（直流/直流）
            1. 7.9.1.2.6.1 PCB 布局和元件指南
        3. 7.9.1.3 外部元件
          1. 7.9.1.3.1 去耦电容器
            1. 7.9.1.3.1.1 VDDIO 去耦
            2. 7.9.1.3.1.2 VDD 去耦
        4. 7.9.1.4 电源时序
          1. 7.9.1.4.1 电源引脚联动
          2. 7.9.1.4.2 信号引脚电源序列
          3. 7.9.1.4.3 电源引脚电源序列
            1. 7.9.1.4.3.1 外部 VREG/VDD 模式序列
            2. 7.9.1.4.3.2 内部 VREG/VDD 模式序列
            3. 7.9.1.4.3.3 电源时序摘要和违规影响
            4. 7.9.1.4.3.4 电源压摆率
        5. 7.9.1.5 电源管理模块电气数据和时序
          1. 7.9.1.5.1 电源管理模块运行条件
          2. 7.9.1.5.2 电源管理模块特征
          3.        电源电压
      2. 7.9.2 复位时序
        1. 7.9.2.1 复位源
        2. 7.9.2.2 复位电气数据和时序
          1. 7.9.2.2.1 复位 (XRSn) 时序要求
          2. 7.9.2.2.2 复位 (XRSn) 开关特性
          3. 7.9.2.2.3 复位时序图
      3. 7.9.3 时钟规格
        1. 7.9.3.1 时钟源
        2. 7.9.3.2 时钟频率、要求和特性
          1. 7.9.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 7.9.3.2.1.1 输入时钟频率
            2. 7.9.3.2.1.2 XTAL 振荡器特征
            3. 7.9.3.2.1.3 X1 时序要求
            4. 7.9.3.2.1.4 PLL 锁定时间
          2. 7.9.3.2.2 内部时钟频率
            1. 7.9.3.2.2.1 内部时钟频率
          3. 7.9.3.2.3 输出时钟频率和开关特性
            1. 7.9.3.2.3.1 XCLKOUT 开关特性
        3. 7.9.3.3 输入时钟和 PLL
        4. 7.9.3.4 晶体 (XTAL) 振荡器
          1. 7.9.3.4.1 引言
          2. 7.9.3.4.2 概述
            1. 7.9.3.4.2.1 电子振荡器
              1. 7.9.3.4.2.1.1 运行模式
                1. 7.9.3.4.2.1.1.1 晶体的工作模式
                2. 7.9.3.4.2.1.1.2 单端工作模式
              2. 7.9.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 7.9.3.4.2.2 石英晶体
            3. 7.9.3.4.2.3 GPIO 工作模式
          3. 7.9.3.4.3 正常运行
            1. 7.9.3.4.3.1 ESR – 有效串联电阻
            2. 7.9.3.4.3.2 Rneg - 负电阻
            3. 7.9.3.4.3.3 启动时间
            4. 7.9.3.4.3.4 DL – 驱动电平
          4. 7.9.3.4.4 如何选择晶体
          5. 7.9.3.4.5 测试
          6. 7.9.3.4.6 常见问题和调试提示
          7. 7.9.3.4.7 晶体振荡器规格
            1. 7.9.3.4.7.1 晶体振荡器参数
            2. 7.9.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 7.9.3.4.7.3 晶体振荡器电气特性
        5. 7.9.3.5 内部振荡器
          1. 7.9.3.5.1 INTOSC 特性
      4. 7.9.4 闪存参数
      5. 7.9.5 仿真/JTAG
        1. 7.9.5.1 JTAG 电气数据和时序
          1. 7.9.5.1.1 JTAG 时序要求
          2. 7.9.5.1.2 JTAG 开关特征
          3. 7.9.5.1.3 JTAG 时序图
        2. 7.9.5.2 cJTAG 电气数据和时序
          1. 7.9.5.2.1 cJTAG 时序要求
          2. 7.9.5.2.2 cJTAG 开关特性
          3. 7.9.5.2.3 cJTAG 时序图
      6. 7.9.6 GPIO 电气数据和时序
        1. 7.9.6.1 GPIO - 输出时序
          1. 7.9.6.1.1 通用输出开关特征
        2. 7.9.6.2 GPIO - 输入时序
          1. 7.9.6.2.1 通用输入时序要求
        3. 7.9.6.3 输入信号的采样窗口宽度
      7. 7.9.7 中断
        1. 7.9.7.1 外部中断 (XINT) 电气数据和时序
          1. 7.9.7.1.1 外部中断时序要求
          2. 7.9.7.1.2 外部中断开关特性
          3. 7.9.7.1.3 中断时序图
      8. 7.9.8 低功率模式
        1. 7.9.8.1 时钟门控低功耗模式
        2. 7.9.8.2 低功耗模式唤醒时序
          1. 7.9.8.2.1 空闲模式时序要求
          2. 7.9.8.2.2 空闲模式开关特性
          3. 7.9.8.2.3 空闲模式时序图
          4. 7.9.8.2.4 停机模式时序要求
          5. 7.9.8.2.5 停机模式开关特征
          6. 7.9.8.2.6 停机模式时序图
    10. 7.10 模拟外设
      1. 7.10.1 模数转换器 (ADC)
        1. 7.10.1.1 结果寄存器映射
        2. 7.10.1.2 ADC 可配置性
          1. 7.10.1.2.1 信号模式
        3. 7.10.1.3 ADC 电气数据和时序
          1. 7.10.1.3.1 ADC 运行条件
          2. 7.10.1.3.2 ADC 特性
          3. 7.10.1.3.3 ADC 输入模型
          4. 7.10.1.3.4 ADC 时序图
      2. 7.10.2 可编程增益放大器 (PGA)
        1. 7.10.2.1 PGA 电气数据和时序
          1. 7.10.2.1.1 PGA 运行条件
          2. 7.10.2.1.2 PGA 特征
          3. 7.10.2.1.3 PGA 典型特征图
      3. 7.10.3 温度传感器
        1. 7.10.3.1 温度传感器电气数据和时序
          1. 7.10.3.1.1 温度传感器特征
      4. 7.10.4 缓冲数模转换器 (DAC)
        1. 7.10.4.1 缓冲 DAC 电气数据和时序
          1. 7.10.4.1.1 缓冲 DAC 运行条件
          2. 7.10.4.1.2 缓冲 DAC 电气特性
          3. 7.10.4.1.3 缓冲 DAC 示意图
          4. 7.10.4.1.4 缓冲 DAC 典型特性图
      5. 7.10.5 比较器子系统 (CMPSS)
        1. 7.10.5.1 CMPSS 电气数据和时序
          1. 7.10.5.1.1 比较器电气特性
          2. 7.10.5.1.2 CMPSS DAC 静态电气特性
          3. 7.10.5.1.3 CMPSS 示意图
    11. 7.11 控制外设
      1. 7.11.1 增强型捕获 (eCAP)
        1. 7.11.1.1 eCAP 电气数据和时序
          1. 7.11.1.1.1 eCAP 时序要求
          2. 7.11.1.1.2 eCAP 开关特性
      2. 7.11.2 高分辨率捕捉子模块 (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP 电气数据和时序
          1. 7.11.2.1.1 HRCAP 开关特性
      3. 7.11.3 增强型脉宽调制器 (ePWM)
        1. 7.11.3.1 控制外设同步
        2. 7.11.3.2 ePWM 电气数据和时序
          1. 7.11.3.2.1 ePWM 时序要求
          2. 7.11.3.2.2 ePWM 开关特性
          3. 7.11.3.2.3 跳闸区输入时序
            1. 7.11.3.2.3.1 跳闸区域输入时序要求
        3. 7.11.3.3 外部 ADC 转换启动电气数据和时序
          1. 7.11.3.3.1 外部 ADC 转换启动开关特性
      4. 7.11.4 高分辨率脉宽调制器 (HRPWM)
        1. 7.11.4.1 HRPWM 电气数据和时序
          1. 7.11.4.1.1 高分辨率 PWM 特征
      5. 7.11.5 增强型正交编码器脉冲 (eQEP)
        1. 7.11.5.1 eQEP 电气数据和时序
          1. 7.11.5.1.1 eQEP 时序要求
          2. 7.11.5.1.2 eQEP 开关特性
      6. 7.11.6 Σ-Δ 滤波器模块 (SDFM)
        1. 7.11.6.1 SDFM 电气数据和时序
          1. 7.11.6.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
          2. 7.11.6.1.2 SDFM 时序图
        2. 7.11.6.2 SDFM 电气数据和时序（同步 GPIO）
          1. 7.11.6.2.1 使用同步 GPIO (SYNC) 选项时的 SDFM 时序要求
    12. 7.12 通信外设
      1. 7.12.1 控制器局域网 (CAN)
      2. 7.12.2 内部集成电路 (I2C)
        1. 7.12.2.1 I2C 电气数据和时序
          1. 7.12.2.1.1 I2C 时序要求
          2. 7.12.2.1.2 I2C 开关特征
          3. 7.12.2.1.3 I2C 时序图
      3. 7.12.3 电源管理总线 (PMBus) 接口
        1. 7.12.3.1 PMBus 电气数据和时序
          1. 7.12.3.1.1 PMBus 电气特性
          2. 7.12.3.1.2 PMBus 快速模式开关特性
          3. 7.12.3.1.3 PMBus 标准模式开关特性
      4. 7.12.4 串行通信接口 (SCI)
      5. 7.12.5 串行外设接口 (SPI)
        1. 7.12.5.1 SPI 电气数据和时序
          1. 7.12.5.1.1 非高速主模式时序
            1. 7.12.5.1.1.1 SPI 主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.1.2 SPI 主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.1.3 SPI 主模式时序要求
          2. 7.12.5.1.2 非高速从模式时序
            1. 7.12.5.1.2.1 SPI 从模式开关特性
            2. 7.12.5.1.2.2 SPI 从模式时序要求
          3. 7.12.5.1.3 高速主模式时序
            1. 7.12.5.1.3.1 SPI 高速主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.3.2 SPI 高速主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.3.3 SPI 高速主模式时序要求
          4. 7.12.5.1.4 高速从模式时序
            1. 7.12.5.1.4.1 SPI 高速从模式开关特性
            2. 7.12.5.1.4.2 SPI 高速从模式时序要求
      6. 7.12.6 本地互连网络 (LIN)
      7. 7.12.7 快速串行接口 (FSI)
        1. 7.12.7.1 FSI 变送器
          1. 7.12.7.1.1 FSITX 电气数据和时序
            1. 7.12.7.1.1.1 FSITX 开关特性
        2. 7.12.7.2 FSI 接收器
          1. 7.12.7.2.1 FSIRX 电气数据和时序
            1. 7.12.7.2.1.1 FSIRX 开关特性
            2. 7.12.7.2.1.2 FSIRX 时序要求
        3. 7.12.7.3 FSI SPI 兼容模式
          1. 7.12.7.3.1 FSITX SPI 信令模式电气数据和时序
            1. 7.12.7.3.1.1 FSITX SPI 信令模式开关特性
  8. 8 详细说明
    1. 8.1  概述
    2. 8.2  功能方框图
    3. 8.3  存储器
      1. 8.3.1 C28x 存储器映射
      2. 8.3.2 控制律加速器 (CLA) ROM 存储器映射
      3. 8.3.3 闪存映射
      4. 8.3.4 外设寄存器内存映射
      5. 8.3.5 存储器类型
        1. 8.3.5.1 专用 RAM (Mx RAM)
        2. 8.3.5.2 本地共享 RAM (LSx RAM)
        3. 8.3.5.3 全局共享 RAM (GSx RAM)
        4. 8.3.5.4 CLA 消息 RAM (CLA MSGRAM)
    4. 8.4  标识
    5. 8.5  总线架构 - 外设连接
    6. 8.6  C28x 处理器
      1. 8.6.1 嵌入式实时分析和诊断 (ERAD)
      2. 8.6.2 浮点单元 (FPU)
      3. 8.6.3 三角法数学单元 (TMU)
      4. 8.6.4 Viterbi、复杂数学和 CRC 单元 (VCU-I)
    7. 8.7  控制律加速器 (CLA)
    8. 8.8  直接存储器访问 (DMA)
    9. 8.9  引导 ROM 和外设引导
      1. 8.9.1 配置交替引导模式选择引脚
      2. 8.9.2 配置交替引导模式选项
      3. 8.9.3 GPIO 分配
    10. 8.10 双代码安全模块
    11. 8.11 看门狗
    12. 8.12 可配置逻辑块 (CLB)
    13. 8.13 功能安全
  9. 9 应用、实施和布局
    1. 9.1 器件主要特性
    2. 9.2 应用信息
      1. 9.2.1 典型应用
        1. 9.2.1.1 服务器电信电源单元 (PSU)
          1. 9.2.1.1.1 系统方框图
          2. 9.2.1.1.2 服务器和电信 PSU 资源
        2. 9.2.1.2 单相在线 UPS
          1. 9.2.1.2.1 系统方框图
          2. 9.2.1.2.2 单相在线 UPS 资源
        3. 9.2.1.3 微型光伏逆变器
          1. 9.2.1.3.1 系统方框图
          2. 9.2.1.3.2 微型光伏逆变器资源
        4. 9.2.1.4 电动汽车充电站电源模块
          1. 9.2.1.4.1 系统方框图
          2. 9.2.1.4.2 电动汽车充电站电源模块资源
        5. 9.2.1.5 伺服驱动器控制模块
          1. 9.2.1.5.1 系统方框图
          2. 9.2.1.5.2 伺服驱动器控制模块资源
  10. 10器件和文档支持
    1. 10.1 器件和开发支持工具命名规则
    2. 10.2 标识
    3. 10.3 工具和软件
    4. 10.4 文档支持
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
  11. 11机械、封装和可订购信息
    1. 11.1 封装信息
7.10.4.1.2 缓冲 DAC 电气特性
在建议运行条件下测得（除非另有说明）(1)
参数测试条件最小值典型值最大值单位
通用
分辨率12位
负载调整率-11mV/V
毛刺脉冲能量1.5V-ns
电压输出稳定时间满量程在 0.3V 至 3V 切换后稳定到 2LSB2µs
电压输出稳定时间第 1/4 满量程在 0.3V 至 0.75V 切换后稳定到 2LSB1.6µs
电压输出压摆率从 0.3V 到 3V 转换的压摆率2.84.5V/µs
负载瞬态的稳定时间(6)5kΩ 负载328ns
1kΩ 负载557ns
基准输入电阻(2)VDAC 或 VREFHI160200240kΩ
TPU上电时间外部基准模式500µs
内部基准模式5000µs
直流特性
偏移偏移量误差中点-1010mV
Gain增益误差(3)-2.52.5FSR 百分比
DNL微分非线性(4)已更正端点-1±0.41LSB
INL积分非线性已更正端点–5±25LSB
交流特性
输出噪声从 100Hz 到 100kHz 的积分噪声600µVrms
10kHz 时的噪声密度800nVrms/√Hz
SNR信噪比1kHz，200KSPS64dB
THD总谐波失真1kHz，200KSPS-64.2dB
SFDR无杂散动态范围1kHz，200KSPS66dB
SINAD信噪比和失真比1kHz，200KSPS61.7dB
PSRR电源抑制比(5)直流70dB
100kHz30dB
(1) 典型值是在 VREFHI = 3.3V 和 VREFLO = 0V 时测得的，除非另外注明。在 VREFHI = 2.5V 和 VREFLO = 0V 条件下对最小值和最大值进行测试或表征。
(2) 每个有源缓冲 DAC 模块。
(3) 增益误差是在线性输出范围内计算得出。
(4) DAC 输出是单调输出。
(5) VREFHI = 3.2V，VDDA = 3.3V DC + 100mV 正弦。
(6) 稳定在 3LSB 以内。
注：

VDAC 引脚必须保持低于 VDDA + 0.3V，以确保正常运行。如果 VDAC 引脚超过此电平，可能会激活阻塞电路，并且 VDAC 的内部值可能会在内部浮动至 0V，从而导致 DAC 输出不正确。

注：

VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会激活阻塞电路，并且 VREFHI 的内部值可能会在内部浮动至 0V，从而导致 ADC 转换或 DAC 输出不正确。
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