ZHCSGY3G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
  4. 4 修订历史记录
  5. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  6. 6 引脚配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
      1. 6.3.1 模拟信号
      2. 6.3.2 数字信号
      3. 6.3.3 电源和接地
      4. 6.3.4 测试、JTAG 和复位
    4. 6.4 引脚多路复用
      1. 6.4.1 GPIO 多路复用引脚
      2. 6.4.2 ADC 引脚上的数字输入 (AIO)
      3. 6.4.3 GPIO 输入 X-BAR
      4. 6.4.4 GPIO 输出 X-BAR 和 ePWM X-BAR
    5. 6.5 带有内部上拉和下拉的引脚
    6. 6.6 未使用引脚的连接
  7. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 商用
    3. 7.3  ESD 等级 - 汽车
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 系统电流消耗（外部电源）
      2. 7.5.2 系统电流消耗（内部 VREG）
      3. 7.5.3 系统电流消耗（直流/直流稳压器）
      4. 7.5.4 工作模式测试说明
      5. 7.5.5 电流消耗图
      6. 7.5.6 减少电流消耗
        1. 7.5.6.1 每个禁用外设的典型 IDD 电流减少值（SYSCLK 为 100MHz 时）
    6. 7.6  电气特性
    7. 7.7  热阻特征
      1. 7.7.1 PZ 封装
      2. 7.7.2 PM 封装
      3. 7.7.3 RSH 封装
    8. 7.8  散热设计注意事项
    9. 7.9  系统
      1. 7.9.1 电源管理模块 (PMM)
        1. 7.9.1.1 引言
        2. 7.9.1.2 概述
          1. 7.9.1.2.1 电源轨监视器
            1. 7.9.1.2.1.1 I/O POR（上电复位）监视器
            2. 7.9.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 7.9.1.2.1.3 VDD POR（上电复位）监视器
          2. 7.9.1.2.2 外部监控器使用情况
          3. 7.9.1.2.3 延迟块
          4. 7.9.1.2.4 内部 1.2V LDO 稳压器 (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V 开关稳压器（直流/直流）
            1. 7.9.1.2.6.1 PCB 布局和元件指南
        3. 7.9.1.3 外部元件
          1. 7.9.1.3.1 去耦电容器
            1. 7.9.1.3.1.1 VDDIO 去耦
            2. 7.9.1.3.1.2 VDD 去耦
        4. 7.9.1.4 电源时序
          1. 7.9.1.4.1 电源引脚联动
          2. 7.9.1.4.2 信号引脚电源序列
          3. 7.9.1.4.3 电源引脚电源序列
            1. 7.9.1.4.3.1 外部 VREG/VDD 模式序列
            2. 7.9.1.4.3.2 内部 VREG/VDD 模式序列
            3. 7.9.1.4.3.3 电源时序摘要和违规影响
            4. 7.9.1.4.3.4 电源压摆率
        5. 7.9.1.5 电源管理模块电气数据和时序
          1. 7.9.1.5.1 电源管理模块运行条件
          2. 7.9.1.5.2 电源管理模块特征
          3.        电源电压
      2. 7.9.2 复位时序
        1. 7.9.2.1 复位源
        2. 7.9.2.2 复位电气数据和时序
          1. 7.9.2.2.1 复位 (XRSn) 时序要求
          2. 7.9.2.2.2 复位 (XRSn) 开关特性
          3. 7.9.2.2.3 复位时序图
      3. 7.9.3 时钟规格
        1. 7.9.3.1 时钟源
        2. 7.9.3.2 时钟频率、要求和特性
          1. 7.9.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 7.9.3.2.1.1 输入时钟频率
            2. 7.9.3.2.1.2 XTAL 振荡器特征
            3. 7.9.3.2.1.3 X1 时序要求
            4. 7.9.3.2.1.4 PLL 锁定时间
          2. 7.9.3.2.2 内部时钟频率
            1. 7.9.3.2.2.1 内部时钟频率
          3. 7.9.3.2.3 输出时钟频率和开关特性
            1. 7.9.3.2.3.1 XCLKOUT 开关特性
        3. 7.9.3.3 输入时钟和 PLL
        4. 7.9.3.4 晶体 (XTAL) 振荡器
          1. 7.9.3.4.1 引言
          2. 7.9.3.4.2 概述
            1. 7.9.3.4.2.1 电子振荡器
              1. 7.9.3.4.2.1.1 运行模式
                1. 7.9.3.4.2.1.1.1 晶体的工作模式
                2. 7.9.3.4.2.1.1.2 单端工作模式
              2. 7.9.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 7.9.3.4.2.2 石英晶体
            3. 7.9.3.4.2.3 GPIO 工作模式
          3. 7.9.3.4.3 正常运行
            1. 7.9.3.4.3.1 ESR – 有效串联电阻
            2. 7.9.3.4.3.2 Rneg - 负电阻
            3. 7.9.3.4.3.3 启动时间
            4. 7.9.3.4.3.4 DL – 驱动电平
          4. 7.9.3.4.4 如何选择晶体
          5. 7.9.3.4.5 测试
          6. 7.9.3.4.6 常见问题和调试提示
          7. 7.9.3.4.7 晶体振荡器规格
            1. 7.9.3.4.7.1 晶体振荡器参数
            2. 7.9.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 7.9.3.4.7.3 晶体振荡器电气特性
        5. 7.9.3.5 内部振荡器
          1. 7.9.3.5.1 INTOSC 特性
      4. 7.9.4 闪存参数
      5. 7.9.5 仿真/JTAG
        1. 7.9.5.1 JTAG 电气数据和时序
          1. 7.9.5.1.1 JTAG 时序要求
          2. 7.9.5.1.2 JTAG 开关特征
          3. 7.9.5.1.3 JTAG 时序图
        2. 7.9.5.2 cJTAG 电气数据和时序
          1. 7.9.5.2.1 cJTAG 时序要求
          2. 7.9.5.2.2 cJTAG 开关特性
          3. 7.9.5.2.3 cJTAG 时序图
      6. 7.9.6 GPIO 电气数据和时序
        1. 7.9.6.1 GPIO - 输出时序
          1. 7.9.6.1.1 通用输出开关特征
        2. 7.9.6.2 GPIO - 输入时序
          1. 7.9.6.2.1 通用输入时序要求
        3. 7.9.6.3 输入信号的采样窗口宽度
      7. 7.9.7 中断
        1. 7.9.7.1 外部中断 (XINT) 电气数据和时序
          1. 7.9.7.1.1 外部中断时序要求
          2. 7.9.7.1.2 外部中断开关特性
          3. 7.9.7.1.3 中断时序图
      8. 7.9.8 低功率模式
        1. 7.9.8.1 时钟门控低功耗模式
        2. 7.9.8.2 低功耗模式唤醒时序
          1. 7.9.8.2.1 空闲模式时序要求
          2. 7.9.8.2.2 空闲模式开关特性
          3. 7.9.8.2.3 空闲模式时序图
          4. 7.9.8.2.4 停机模式时序要求
          5. 7.9.8.2.5 停机模式开关特征
          6. 7.9.8.2.6 停机模式时序图
    10. 7.10 模拟外设
      1. 7.10.1 模数转换器 (ADC)
        1. 7.10.1.1 结果寄存器映射
        2. 7.10.1.2 ADC 可配置性
          1. 7.10.1.2.1 信号模式
        3. 7.10.1.3 ADC 电气数据和时序
          1. 7.10.1.3.1 ADC 运行条件
          2. 7.10.1.3.2 ADC 特性
          3. 7.10.1.3.3 ADC 输入模型
          4. 7.10.1.3.4 ADC 时序图
      2. 7.10.2 可编程增益放大器 (PGA)
        1. 7.10.2.1 PGA 电气数据和时序
          1. 7.10.2.1.1 PGA 运行条件
          2. 7.10.2.1.2 PGA 特征
          3. 7.10.2.1.3 PGA 典型特征图
      3. 7.10.3 温度传感器
        1. 7.10.3.1 温度传感器电气数据和时序
          1. 7.10.3.1.1 温度传感器特征
      4. 7.10.4 缓冲数模转换器 (DAC)
        1. 7.10.4.1 缓冲 DAC 电气数据和时序
          1. 7.10.4.1.1 缓冲 DAC 运行条件
          2. 7.10.4.1.2 缓冲 DAC 电气特性
          3. 7.10.4.1.3 缓冲 DAC 示意图
          4. 7.10.4.1.4 缓冲 DAC 典型特性图
      5. 7.10.5 比较器子系统 (CMPSS)
        1. 7.10.5.1 CMPSS 电气数据和时序
          1. 7.10.5.1.1 比较器电气特性
          2. 7.10.5.1.2 CMPSS DAC 静态电气特性
          3. 7.10.5.1.3 CMPSS 示意图
    11. 7.11 控制外设
      1. 7.11.1 增强型捕获 (eCAP)
        1. 7.11.1.1 eCAP 电气数据和时序
          1. 7.11.1.1.1 eCAP 时序要求
          2. 7.11.1.1.2 eCAP 开关特性
      2. 7.11.2 高分辨率捕捉子模块 (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP 电气数据和时序
          1. 7.11.2.1.1 HRCAP 开关特性
      3. 7.11.3 增强型脉宽调制器 (ePWM)
        1. 7.11.3.1 控制外设同步
        2. 7.11.3.2 ePWM 电气数据和时序
          1. 7.11.3.2.1 ePWM 时序要求
          2. 7.11.3.2.2 ePWM 开关特性
          3. 7.11.3.2.3 跳闸区输入时序
            1. 7.11.3.2.3.1 跳闸区域输入时序要求
        3. 7.11.3.3 外部 ADC 转换启动电气数据和时序
          1. 7.11.3.3.1 外部 ADC 转换启动开关特性
      4. 7.11.4 高分辨率脉宽调制器 (HRPWM)
        1. 7.11.4.1 HRPWM 电气数据和时序
          1. 7.11.4.1.1 高分辨率 PWM 特征
      5. 7.11.5 增强型正交编码器脉冲 (eQEP)
        1. 7.11.5.1 eQEP 电气数据和时序
          1. 7.11.5.1.1 eQEP 时序要求
          2. 7.11.5.1.2 eQEP 开关特性
      6. 7.11.6 Σ-Δ 滤波器模块 (SDFM)
        1. 7.11.6.1 SDFM 电气数据和时序
          1. 7.11.6.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
          2. 7.11.6.1.2 SDFM 时序图
        2. 7.11.6.2 SDFM 电气数据和时序（同步 GPIO）
          1. 7.11.6.2.1 使用同步 GPIO (SYNC) 选项时的 SDFM 时序要求
    12. 7.12 通信外设
      1. 7.12.1 控制器局域网 (CAN)
      2. 7.12.2 内部集成电路 (I2C)
        1. 7.12.2.1 I2C 电气数据和时序
          1. 7.12.2.1.1 I2C 时序要求
          2. 7.12.2.1.2 I2C 开关特征
          3. 7.12.2.1.3 I2C 时序图
      3. 7.12.3 电源管理总线 (PMBus) 接口
        1. 7.12.3.1 PMBus 电气数据和时序
          1. 7.12.3.1.1 PMBus 电气特性
          2. 7.12.3.1.2 PMBus 快速模式开关特性
          3. 7.12.3.1.3 PMBus 标准模式开关特性
      4. 7.12.4 串行通信接口 (SCI)
      5. 7.12.5 串行外设接口 (SPI)
        1. 7.12.5.1 SPI 电气数据和时序
          1. 7.12.5.1.1 非高速主模式时序
            1. 7.12.5.1.1.1 SPI 主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.1.2 SPI 主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.1.3 SPI 主模式时序要求
          2. 7.12.5.1.2 非高速从模式时序
            1. 7.12.5.1.2.1 SPI 从模式开关特性
            2. 7.12.5.1.2.2 SPI 从模式时序要求
          3. 7.12.5.1.3 高速主模式时序
            1. 7.12.5.1.3.1 SPI 高速主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.3.2 SPI 高速主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.3.3 SPI 高速主模式时序要求
          4. 7.12.5.1.4 高速从模式时序
            1. 7.12.5.1.4.1 SPI 高速从模式开关特性
            2. 7.12.5.1.4.2 SPI 高速从模式时序要求
      6. 7.12.6 本地互连网络 (LIN)
      7. 7.12.7 快速串行接口 (FSI)
        1. 7.12.7.1 FSI 变送器
          1. 7.12.7.1.1 FSITX 电气数据和时序
            1. 7.12.7.1.1.1 FSITX 开关特性
        2. 7.12.7.2 FSI 接收器
          1. 7.12.7.2.1 FSIRX 电气数据和时序
            1. 7.12.7.2.1.1 FSIRX 开关特性
            2. 7.12.7.2.1.2 FSIRX 时序要求
        3. 7.12.7.3 FSI SPI 兼容模式
          1. 7.12.7.3.1 FSITX SPI 信令模式电气数据和时序
            1. 7.12.7.3.1.1 FSITX SPI 信令模式开关特性
  8. 8 详细说明
    1. 8.1  概述
    2. 8.2  功能方框图
    3. 8.3  存储器
      1. 8.3.1 C28x 存储器映射
      2. 8.3.2 控制律加速器 (CLA) ROM 存储器映射
      3. 8.3.3 闪存映射
      4. 8.3.4 外设寄存器内存映射
      5. 8.3.5 存储器类型
        1. 8.3.5.1 专用 RAM (Mx RAM)
        2. 8.3.5.2 本地共享 RAM (LSx RAM)
        3. 8.3.5.3 全局共享 RAM (GSx RAM)
        4. 8.3.5.4 CLA 消息 RAM (CLA MSGRAM)
    4. 8.4  标识
    5. 8.5  总线架构 - 外设连接
    6. 8.6  C28x 处理器
      1. 8.6.1 嵌入式实时分析和诊断 (ERAD)
      2. 8.6.2 浮点单元 (FPU)
      3. 8.6.3 三角法数学单元 (TMU)
      4. 8.6.4 Viterbi、复杂数学和 CRC 单元 (VCU-I)
    7. 8.7  控制律加速器 (CLA)
    8. 8.8  直接存储器访问 (DMA)
    9. 8.9  引导 ROM 和外设引导
      1. 8.9.1 配置交替引导模式选择引脚
      2. 8.9.2 配置交替引导模式选项
      3. 8.9.3 GPIO 分配
    10. 8.10 双代码安全模块
    11. 8.11 看门狗
    12. 8.12 可配置逻辑块 (CLB)
    13. 8.13 功能安全
  9. 9 应用、实施和布局
    1. 9.1 器件主要特性
    2. 9.2 应用信息
      1. 9.2.1 典型应用
        1. 9.2.1.1 服务器电信电源单元 (PSU)
          1. 9.2.1.1.1 系统方框图
          2. 9.2.1.1.2 服务器和电信 PSU 资源
        2. 9.2.1.2 单相在线 UPS
          1. 9.2.1.2.1 系统方框图
          2. 9.2.1.2.2 单相在线 UPS 资源
        3. 9.2.1.3 微型光伏逆变器
          1. 9.2.1.3.1 系统方框图
          2. 9.2.1.3.2 微型光伏逆变器资源
        4. 9.2.1.4 电动汽车充电站电源模块
          1. 9.2.1.4.1 系统方框图
          2. 9.2.1.4.2 电动汽车充电站电源模块资源
        5. 9.2.1.5 伺服驱动器控制模块
          1. 9.2.1.5.1 系统方框图
          2. 9.2.1.5.2 伺服驱动器控制模块资源
  10. 10器件和文档支持
    1. 10.1 器件和开发支持工具命名规则
    2. 10.2 标识
    3. 10.3 工具和软件
    4. 10.4 文档支持
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
  11. 11机械、封装和可订购信息
    1. 11.1 封装信息

6.2 引脚属性

表 6-1 引脚属性
信号名称 多路复用器位置 100 PZ 64 PMQ 64 PM 56 RSH 引脚类型 说明
模拟
A0 23 15 15 13 I ADC-A 输入 0
B15 I ADC-B 输入 15
C15 I ADC-C 输入 15
DACA_OUT O 缓冲 DAC-A 输出
AIO231 I ADC 引脚上的数字输入 231
A1 22 14 14 12 I ADC-A 输入 1
DACB_OUT O 缓冲 DAC-B 输出
AIO232 I ADC 引脚上的数字输入 232
A10 40 25 25 23 I ADC-A 输入 10
B1 I ADC-B 输入 1
C10 I ADC-C 输入 10
PGA7_OF O PGA-7 输出滤波器（可选）
CMP7_HP0 I CMPSS-7 高电平比较器正输入 0
CMP7_LP0 I CMPSS-7 低电平比较器正输入 0
AIO230 I ADC 引脚上的数字输入 230
A2 9 9 9 8 I ADC-A 输入 2
B6 I ADC-B 输入 6
PGA1_OF O PGA-1 输出滤波器（可选）
CMP1_HP0 I CMPSS-1 高电平比较器正输入 0
CMP1_LP0 I CMPSS-1 低电平比较器正输入 0
AIO224 I ADC 引脚上的数字输入 224
A3 10 I ADC-A 输入 3
CMP1_HP3 I CMPSS-1 高电平比较器正输入 3
CMP1_HN0 I CMPSS-1 高电平比较器负输入 0
CMP1_LP3 I CMPSS-1 低电平比较器正输入 3
CMP1_LN0 I CMPSS-1 低电平比较器负输入 0
AIO233 I ADC 引脚上的数字输入 233
A4 36 23 23 21 I ADC-A 输入 4
B8 I ADC-B 输入 8
PGA2_OF O PGA-2 输出滤波器（可选）
CMP2_HP0 I CMPSS-2 高电平比较器正输入 0
CMP2_LP0 I CMPSS-2 低电平比较器正输入 0
AIO225 I ADC 引脚上的数字输入 225
A5 35 I ADC-A 输入 5
CMP2_HP3 I CMPSS-2 高电平比较器正输入 3
CMP2_HN0 I CMPSS-2 高电平比较器负输入 0
CMP2_LP3 I CMPSS-2 低电平比较器正输入 3
CMP2_LN0 I CMPSS-2 低电平比较器负输入 0
AIO234 I ADC 引脚上的数字输入 234
A6 6 6 6 I ADC-A 输入 6
PGA5_OF O PGA-5 输出滤波器（可选）
CMP5_HP0 I CMPSS-5 高电平比较器正输入 0
CMP5_LP0 I CMPSS-5 低电平比较器正输入 0
AIO228 I ADC 引脚上的数字输入 228
A8 37 I ADC-A 输入 8
PGA6_OF O PGA-6 输出滤波器（可选）
CMP6_HP0 I CMPSS-6 高电平比较器正输入 0
CMP6_LP0 I CMPSS-6 低电平比较器正输入 0
AIO229 I ADC 引脚上的数字输入 229
A9 38 I ADC-A 输入 9
CMP6_HP3 I CMPSS-6 高电平比较器正输入 3
CMP6_HN0 I CMPSS-6 高电平比较器负输入 0
CMP6_LP3 I CMPSS-6 低电平比较器正输入 3
CMP6_LN0 I CMPSS-6 低电平比较器负输入 0
AIO236 I ADC 引脚上的数字输入 236
B0 41 I ADC-B 输入 0
CMP7_HP3 I CMPSS-7 高电平比较器正输入 3
CMP7_HN0 I CMPSS-7 高电平比较器负输入 0
CMP7_LP3 I CMPSS-7 低电平比较器正输入 3
CMP7_LN0 I CMPSS-7 低电平比较器负输入 0
AIO241 I ADC 引脚上的数字输入 241
B2 7 7 7 6 I ADC-B 输入 2
C6 I ADC-C 输入 6
PGA3_OF O PGA-3 输出滤波器（可选）
CMP3_HP0 I CMPSS-3 高电平比较器正输入 0
CMP3_LP0 I CMPSS-3 低电平比较器正输入 0
AIO226 I ADC 引脚上的数字输入 226
B3 8 8 8 7 I ADC-B 输入 3
VDAC I 片上 DAC 的可选外部基准电压。无论是用于 ADC 输入还是 DAC 基准，此引脚上有一个连接至 VSSA 且无法禁用的 100pF 电容器。如果将此引脚用作片上 DAC 的基准，请在此引脚上放置至少一个 1µF 电容器。
CMP3_HP3 I CMPSS-3 高电平比较器正输入 3
CMP3_HN0 I CMPSS-3 高电平比较器负输入 0
CMP3_LP3 I CMPSS-3 低电平比较器正输入 3
CMP3_LN0 I CMPSS-3 低电平比较器负输入 0
AIO242 I ADC 引脚上的数字输入 242
B4 39 24 24 22 I ADC-B 输入 4
C8 I ADC-C 输入 8
PGA4_OF O PGA-4 输出滤波器（可选）
CMP4_HP0 I CMPSS-4 高电平比较器正输入 0
CMP4_LP0 I CMPSS-4 低电平比较器正输入 0
AIO227 I ADC 引脚上的数字输入 227
C0 19 12 12 10 I ADC-C 输入 0
CMP1_HP1 I CMPSS-1 高电平比较器正输入 1
CMP1_HN1 I CMPSS-1 高电平比较器负输入 1
CMP1_LP1 I CMPSS-1 低电平比较器正输入 1
CMP1_LN1 I CMPSS-1 低电平比较器负输入 1
AIO237 I ADC 引脚上的数字输入 237
C1 29 18 18 16 I ADC-C 输入 1
CMP2_HP1 I CMPSS-2 高电平比较器正输入 1
CMP2_HN1 I CMPSS-2 高电平比较器负输入 1
CMP2_LP1 I CMPSS-2 低电平比较器正输入 1
CMP2_LN1 I CMPSS-2 低电平比较器负输入 1
AIO238 I ADC 引脚上的数字输入 238
C14 44 I ADC-C 输入 14
CMP7_HP1 I CMPSS-7 高电平比较器正输入 1
CMP7_HN1 I CMPSS-7 高电平比较器负输入 1
CMP7_LP1 I CMPSS-7 低电平比较器正输入 1
CMP7_LN1 I CMPSS-7 低电平比较器负输入 1
AIO246 I ADC 引脚上的数字输入 246
C2 21 13 13 11 I ADC-C 输入 2
CMP3_HP1 I CMPSS-3 高电平比较器正输入 1
CMP3_HN1 I CMPSS-3 高电平比较器负输入 1
CMP3_LP1 I CMPSS-3 低电平比较器正输入 1
CMP3_LN1 I CMPSS-3 低电平比较器负输入 1
AIO244 I ADC 引脚上的数字输入 244
C3 31 19 19 17 I ADC-C 输入 3
CMP4_HP1 I CMPSS-4 高电平比较器正输入 1
CMP4_HN1 I CMPSS-4 高电平比较器负输入 1
CMP4_LP1 I CMPSS-4 低电平比较器正输入 1
CMP4_LN1 I CMPSS-4 低电平比较器负输入 1
AIO245 I ADC 引脚上的数字输入 245
C4 17 11 11 I ADC-C 输入 4
CMP5_HP1 I CMPSS-5 高电平比较器正输入 1
CMP5_HN1 I CMPSS-5 高电平比较器负输入 1
CMP5_LP1 I CMPSS-5 低电平比较器正输入 1
CMP5_LN1 I CMPSS-5 低电平比较器负输入 1
AIO239 I ADC 引脚上的数字输入 239
C5 28 I ADC-C 输入 5
CMP6_HP1 I CMPSS-6 高电平比较器正输入 1
CMP6_HN1 I CMPSS-6 高电平比较器负输入 1
CMP6_LP1 I CMPSS-6 低电平比较器正输入 1
CMP6_LN1 I CMPSS-6 低电平比较器负输入 1
AIO240 I ADC 引脚上的数字输入 240
PGA1_GND 14 10 10 9 I PGA-1 接地
PGA1_IN 18 12 12 10 I PGA-1 输入
CMP1_HP2 I CMPSS-1 高电平比较器正输入 2
CMP1_LP2 I CMPSS-1 低电平比较器正输入 2
PGA2_GND 32 20 20 18 I PGA-2 接地
PGA2_IN 30 18 18 16 I PGA-2 输入
CMP2_HP2 I CMPSS-2 高电平比较器正输入 2
CMP2_LP2 I CMPSS-2 低电平比较器正输入 2
PGA3_GND 15 10 10 9 I PGA-3 接地
PGA3_IN 20 13 13 11 I PGA-3 输入
CMP3_HP2 I CMPSS-3 高电平比较器正输入 2
CMP3_LP2 I CMPSS-3 低电平比较器正输入 2
PGA4_GND 32 20 20 18 I PGA-4 接地
PGA4_IN 31 19 19 17 I PGA-4 输入
CMP4_HP2 I CMPSS-4 高电平比较器正输入 2
CMP4_LP2 I CMPSS-4 低电平比较器正输入 2
PGA5_GND 13 10 10 9 I PGA-5 接地
PGA5_IN 16 11 11 I PGA-5 输入
CMP5_HP2 I CMPSS-5 高电平比较器正输入 2
CMP5_LP2 I CMPSS-5 低电平比较器正输入 2
PGA6_GND 32 20 20 18 I PGA-6 接地
PGA6_IN 28 I PGA-6 输入
CMP6_HP2 I CMPSS-6 高电平比较器正输入 2
CMP6_LP2 I CMPSS-6 低电平比较器正输入 2
PGA7_GND 42 I PGA-7 接地
PGA7_IN 43 I PGA-7 输入
CMP7_HP2 I CMPSS-7 高电平比较器正输入 2
CMP7_LP2 I CMPSS-7 低电平比较器正输入 2
VREFHIA 25 16 16 14 I/O ADC-A 高基准电压。在外部基准模式下，从外部驱动这个引脚上的高基准电压。在内部基准模式下，电压由器件驱动到该引脚。在任一模式下，在此引脚上放置至少一个 2.2µF 电容器。此电容器应放置在 VREFHIA 和 VREFLOA 引脚之间尽可能靠近器件的位置。不要在内部或外部基准模式下从外部加载此引脚。
VREFHIB 24 16 16 14 I/O ADC-B 高基准电压。在外部基准模式下，从外部驱动这个引脚上的高基准电压。在内部基准模式下，电压由器件驱动到该引脚。在任一模式下，在此引脚上放置至少一个 2.2µF 电容器。此电容器应放置在 VREFHIB 和 VREFLOB 引脚之间尽可能靠近器件的位置。不要在内部或外部基准模式下从外部加载此引脚。
VREFHIC 24 16 16 14 I/O ADC-C 高基准电压。在外部基准模式下，从外部驱动这个引脚上的高基准电压。在内部基准模式下，电压由器件驱动到该引脚。在任一模式下，在此引脚上放置至少一个 2.2µF 电容器。此电容器应放置在 VREFHIC 和 VREFLOC 引脚之间尽可能靠近器件的位置。不要在内部或外部基准模式下从外部加载此引脚。
VREFLOA 27 17 17 15 I ADC-A 低基准电压
VREFLOB 26 17 17 15 I ADC-B 低基准电压
VREFLOC 26 17 17 15 I ADC-C 低基准电压
GPIO
GPIO0 0，4，8，12 79 52 52 47 I/O 通用输入/输出 0
EPWM1_A 1 O ePWM-1 输出 A
I2CA_SDA 6 I/OD I2C-A 开漏双向数据
GPIO1 0，4，8，12 78 51 51 46 I/O 通用输入/输出 1
EPWM1_B 1 O ePWM-1 输出 B
I2CA_SCL 6 I/OD I2C-A 开漏双向时钟
GPIO2 0，4，8，12 77 50 50 45 I/O 通用输入/输出 2
EPWM2_A 1 O ePWM-2 输出 A
OUTPUTXBAR1 5 O 输出 X-BAR 输出 1
PMBUSA_SDA 6 I/OD PMBus-A 开漏双向数据
SCIA_TX 9 O SCI-A 发送数据
FSIRXA_D1 10 I FSIRX-A 可选附加数据输入
GPIO3 0，4，8，12 76 49 49 44 I/O 通用输入/输出 3
EPWM2_B 1 O ePWM-2 输出 B
OUTPUTXBAR2 2、5 O 输出 X-BAR 输出 2
PMBUSA_SCL 6 I/OD PMBus-A 开漏双向时钟
SPIA_CLK 7 I/O SPI-A 时钟
SCIA_RX 9 I SCI-A 接收数据
FSIRXA_D0 10 I FSIRX-A 主数据输入
GPIO4 0，4，8，12 75 48 48 43 I/O 通用输入/输出 4
EPWM3_A 1 O ePWM-3 输出 A
OUTPUTXBAR3 5 O 输出 X-BAR 输出 3
CANA_TX 6 O CAN-A 发送
FSIRXA_CLK 10 I FSIRX-A 输入时钟
GPIO5 0，4，8，12 89 61 61 55 I/O 通用输入/输出 5
EPWM3_B 1 O ePWM-3 输出 B
OUTPUTXBAR3 3 O 输出 X-BAR 输出 3
CANA_RX 6 I CAN-A 接收
SPIA_STE 7 I/O SPI-A 从器件发送使能 (STE)
FSITXA_D1 9 O FSITX-A 可选附加数据输出
GPIO6 0，4，8，12 97 64 64 1 I/O 通用输入/输出 6
EPWM4_A 1 O ePWM-4 输出 A
OUTPUTXBAR4 2 O 输出 X-BAR 输出 4
SYNCOUT 3 O 外部 ePWM 同步脉冲
EQEP1_A 5 I eQEP-1 输入 A
CANB_TX 6 O CAN-B 发送
SPIB_SOMI 7 I/O SPI-B 从器件输出，主器件输入 (SOMI)
FSITXA_D0 9 O FSITX-A 主数据输出
GPIO7 0，4，8，12 84 57 57 52 I/O 通用输入/输出 7
EPWM4_B 1 O ePWM-4 输出 B
OUTPUTXBAR5 3 O 输出 X-BAR 输出 5
EQEP1_B 5 I eQEP-1 输入 B
CANB_RX 6 I CAN-B 接收
SPIB_SIMO 7 I/O SPI-B 从器件输入，主器件输出 (SIMO)
FSITXA_CLK 9 O FSITX-A 输出时钟
GPIO8 0，4，8，12 74 47 47 42 I/O 通用输入/输出 8
EPWM5_A 1 O ePWM-5 输出 A
CANB_TX 2 O CAN-B 发送
ADCSOCAO 3 O 外部 ADC（来自 ePWM 模块）的 ADC 转换启动 A 输出
EQEP1_STROBE 5 I/O eQEP-1 选通
SCIA_TX 6 O SCI-A 发送数据
SPIA_SIMO 7 I/O SPI-A 从器件输入，主器件输出 (SIMO)
I2CA_SCL 9 I/OD I2C-A 开漏双向时钟
FSITXA_D1 10 O FSITX-A 可选附加数据输出
GPIO9 0，4，8，12 90 62 62 56 I/O 通用输入/输出 9
EPWM5_B 1 O ePWM-5 输出 B
SCIB_TX 2 O SCI-B 发送数据
OUTPUTXBAR6 3 O 输出 X-BAR 输出 6
EQEP1_INDEX 5 I/O eQEP-1 索引
SCIA_RX 6 I SCI-A 接收数据
SPIA_CLK 7 I/O SPI-A 时钟
FSITXA_D0 10 O FSITX-A 主数据输出
GPIO10 0，4，8，12 93 63 63 I/O 通用输入/输出 10
EPWM6_A 1 O ePWM-6 输出 A
CANB_RX 2 I CAN-B 接收
ADCSOCBO 3 O 外部 ADC（来自 ePWM 模块）的 ADC 转换启动 B 输出
EQEP1_A 5 I eQEP-1 输入 A
SCIB_TX 6 O SCI-B 发送数据
SPIA_SOMI 7 I/O SPI-A 从器件输出，主器件输入 (SOMI)
I2CA_SDA 9 I/OD I2C-A 开漏双向数据
FSITXA_CLK 10 O FSITX-A 输出时钟
GPIO11 0，4，8，12 52 31 31 28 I/O 通用输入/输出 11
EPWM6_B 1 O ePWM-6 输出 B
SCIB_RX 2，6 I SCI-B 接收数据
OUTPUTXBAR7 3 O 输出 X-BAR 输出 7
EQEP1_B 5 I eQEP-1 输入 B
SPIA_STE 7 I/O SPI-A 从器件发送使能 (STE)
FSIRXA_D1 9 I FSIRX-A 可选附加数据输入
GPIO12 0，4，8，12 51 30 27 I/O 通用输入/输出 12
EPWM7_A 1 O ePWM-7 输出 A
CANB_TX 2 O CAN-B 发送
EQEP1_STROBE 5 I/O eQEP-1 选通
SCIB_TX 6 O SCI-B 发送数据
PMBUSA_CTL 7 I PMBus-A 控制信号
FSIRXA_D0 9 I FSIRX-A 主数据输入
GPIO13 0，4，8，12 50 29 26 I/O 通用输入/输出 13
EPWM7_B 1 O ePWM-7 输出 B
CANB_RX 2 I CAN-B 接收
EQEP1_INDEX 5 I/O eQEP-1 索引
SCIB_RX 6 I SCI-B 接收数据
PMBUSA_ALERT 7 I/OD PMBus-A 开漏双向警报信号
FSIRXA_CLK 9 I FSIRX-A 输入时钟
GPIO14 0，4，8，12 96 I/O 通用输入/输出 14
EPWM8_A 1 O ePWM-8 输出 A
SCIB_TX 2 O SCI-B 发送数据
OUTPUTXBAR3 6 O 输出 X-BAR 输出 3
PMBUSA_SDA 7 I/OD PMBus-A 开漏双向数据
SPIB_CLK 9 I/O SPI-B 时钟
EQEP2_A 10 I eQEP-2 输入 A
GPIO15 0，4，8，12 95 I/O 通用输入/输出 15
EPWM8_B 1 O ePWM-8 输出 B
SCIB_RX 2 I SCI-B 接收数据
OUTPUTXBAR4 6 O 输出 X-BAR 输出 4
PMBUSA_SCL 7 I/OD PMBus-A 开漏双向时钟
SPIB_STE 9 I/O SPI-B 从器件发送使能 (STE)
EQEP2_B 10 I eQEP-2 输入 B
GPIO16 0，4，8，12 54 33 33 30 I/O 通用输入/输出 16
SPIA_SIMO 1 I/O SPI-A 从器件输入，主器件输出 (SIMO)
CANB_TX 2 O CAN-B 发送
OUTPUTXBAR7 3 O 输出 X-BAR 输出 7
EPWM5_A 5 O ePWM-5 输出 A
SCIA_TX 6 O SCI-A 发送数据
SD1_D1 7 I SDFM-1 通道 1 数据输入
EQEP1_STROBE 9 I/O eQEP-1 选通
PMBUSA_SCL 10 I/OD PMBus-A 开漏双向时钟
XCLKOUT 11 O 外部时钟输出。此引脚从器件中输出所选时钟信号的分频版本。
GPIO17 0，4，8，12 55 34 34 31 I/O 通用输入/输出 17
SPIA_SOMI 1 I/O SPI-A 从器件输出，主器件输入 (SOMI)
CANB_RX 2 I CAN-B 接收
OUTPUTXBAR8 3 O 输出 X-BAR 输出 8
EPWM5_B 5 O ePWM-5 输出 B
SCIA_RX 6 I SCI-A 接收数据
SD1_C1 7 I SDFM-1 通道 1 时钟输入
EQEP1_INDEX 9 I/O eQEP-1 索引
PMBUSA_SDA 10 I/OD PMBus-A 开漏双向数据
GPIO18_X2 0，4，8，12 68 41 41 38 I/O 通用输入/输出 18。仅在由 INTOSC 为系统计时且 X1 具有外部下拉电阻（推荐 1kΩ）时，才可使用该引脚及其数字多路复用器选项。
SPIA_CLK 1 I/O SPI-A 时钟
SCIB_TX 2 O SCI-B 发送数据
CANA_RX 3 I CAN-A 接收
EPWM6_A 5 O ePWM-6 输出 A
I2CA_SCL 6 I/OD I2C-A 开漏双向时钟
SD1_D2 7 I SDFM-1 通道 2 数据输入
EQEP2_A 9 I eQEP-2 输入 A
PMBUSA_CTL 10 I PMBus-A 控制信号
XCLKOUT 11 O 外部时钟输出。此引脚从器件中输出所选时钟信号的分频版本。
X2 ALT I/O 晶振振荡器输出
GPIO20 0 I/O 通用输入/输出 20
GPIO21 0 I/O 通用输入/输出 21
GPIO22_VFBSW 0，4，8，12 83 56 56 51 I/O 通用输入/输出 22。默认情况下，该引脚配置为直流/直流模式。如果未使用内部直流/直流稳压器，则可以通过禁用直流/直流 (DCDCCTL.DCDCEN = 0) 并清除 GPAAMSEL 寄存器中的位将其配置为通用输入/输出 22。
EQEP1_STROBE 1 I/O eQEP-1 选通
SCIB_TX 3 O SCI-B 发送数据
SPIB_CLK 6 I/O SPI-B 时钟
SD1_D4 7 I SDFM-1 通道 4 数据输入
LINA_TX 9 O LIN-A 发送
VFBSW(1) ALT - 内部直流/直流稳压器反馈信号。如果使用内部直流/直流稳压器 (DCDCCTL.DCDCEN = 1)，请将此引脚连接到节点，其中 L(VSW) 连接到 VDD 电源轨（尽可能靠近器件）。
GPIO23_VSW 0 81 54 54 49 I/O 通用输入/输出 23。默认情况下，该引脚配置为直流/直流模式。如果未使用内部直流/直流稳压器，则可以通过禁用直流/直流 (DCDCCTL.DCDCEN = 0) 并清除 GPAAMSEL 寄存器中的位将其配置为通用输入/输出 23。该引脚的内部电容约为 100pF。TI 建议使用备用 GPIO，或仅在不需要快速开关响应的应用中使用此引脚。
VSW(1) ALT - 内部直流/直流稳压器的开关输出（当 DCDCCTL.DCDCEN = 1 时）
GPIO24 0，4，8，12 56 35 35 32 I/O 通用输入/输出 24
OUTPUTXBAR1 1 O 输出 X-BAR 输出 1
EQEP2_A 2 I eQEP-2 输入 A
EPWM8_A 5 O ePWM-8 输出 A
SPIB_SIMO 6 I/O SPI-B 从器件输入，主器件输出 (SIMO)
SD1_D1 7 I SDFM-1 通道 1 数据输入
PMBUSA_SCL 10 I/OD PMBus-A 开漏双向时钟
SCIA_TX 11 O SCI-A 发送数据
ERRORSTS 13 O 低电平有效错误状态输出。如果您希望在上电期间或在 ERRORSTS 信号本身发生故障期间将错误状态置为有效，则可以使用外部下拉电阻。如果您不希望在上述条件下将错误状态置为有效，则可以使用上拉电阻。
GPIO25 0，4，8，12 57 I/O 通用输入/输出 25
OUTPUTXBAR2 1 O 输出 X-BAR 输出 2
EQEP2_B 2 I eQEP-2 输入 B
SPIB_SOMI 6 I/O SPI-B 从器件输出，主器件输入 (SOMI)
SD1_C1 7 I SDFM-1 通道 1 时钟输入
FSITXA_D1 9 O FSITX-A 可选附加数据输出
PMBUSA_SDA 10 I/OD PMBus-A 开漏双向数据
SCIA_RX 11 I SCI-A 接收数据
GPIO26 0，4，8，12 58 I/O 通用输入/输出 26
OUTPUTXBAR3 1, 5 O 输出 X-BAR 输出 3
EQEP2_INDEX 2 I/O eQEP-2 索引
SPIB_CLK 6 I/O SPI-B 时钟
SD1_D2 7 I SDFM-1 通道 2 数据输入
FSITXA_D0 9 O FSITX-A 主数据输出
PMBUSA_CTL 10 I PMBus-A 控制信号
I2CA_SDA 11 I/OD I2C-A 开漏双向数据
GPIO27 0，4，8，12 59 I/O 通用输入/输出 27
OUTPUTXBAR4 1, 5 O 输出 X-BAR 输出 4
EQEP2_STROBE 2 I/O eQEP-2 选通
SPIB_STE 6 I/O SPI-B 从器件发送使能 (STE)
SD1_C2 7 I SDFM-1 通道 2 时钟输入
FSITXA_CLK 9 O FSITX-A 输出时钟
PMBUSA_ALERT 10 I/OD PMBus-A 开漏双向警报信号
I2CA_SCL 11 I/OD I2C-A 开漏双向时钟
GPIO28 0，4，8，12 1 2 2 3 I/O 通用输入/输出 28
SCIA_RX 1 I SCI-A 接收数据
EPWM7_A 3 O ePWM-7 输出 A
OUTPUTXBAR5 5 O 输出 X-BAR 输出 5
EQEP1_A 6 I eQEP-1 输入 A
SD1_D3 7 I SDFM-1 通道 3 数据输入
EQEP2_STROBE 9 I/O eQEP-2 选通
LINA_TX 10 O LIN-A 发送
SPIB_CLK 11 I/O SPI-B 时钟
ERRORSTS 13 O 低电平有效错误状态输出。如果您希望在上电期间或在 ERRORSTS 信号本身发生故障期间将错误状态置为有效，则可以使用外部下拉电阻。如果您不希望在上述条件下将错误状态置为有效，则可以使用上拉电阻。
GPIO29 0，4，8，12 100 1 1 2 I/O 通用输入/输出 29
SCIA_TX 1 O SCI-A 发送数据
EPWM7_B 3 O ePWM-7 输出 B
OUTPUTXBAR6 5 O 输出 X-BAR 输出 6
EQEP1_B 6 I eQEP-1 输入 B
SD1_C3 7 I SDFM-1 通道 3 时钟输入
EQEP2_INDEX 9 I/O eQEP-2 索引
LINA_RX 10 I LIN-A 接收
SPIB_STE 11 I/O SPI-B 从器件发送使能 (STE)
ERRORSTS 13 O 低电平有效错误状态输出。如果您希望在上电期间或在 ERRORSTS 信号本身发生故障期间将错误状态置为有效，则可以使用外部下拉电阻。如果您不希望在上述条件下将错误状态置为有效，则可以使用上拉电阻。
GPIO30 0，4，8，12 98 I/O 通用输入/输出 30
CANA_RX 1 I CAN-A 接收
SPIB_SIMO 3 I/O SPI-B 从器件输入，主器件输出 (SIMO)
OUTPUTXBAR7 5 O 输出 X-BAR 输出 7
EQEP1_STROBE 6 I/O eQEP-1 选通
SD1_D4 7 I SDFM-1 通道 4 数据输入
GPIO31 0，4，8，12 99 I/O 通用输入/输出 31
CANA_TX 1 O CAN-A 发送
SPIB_SOMI 3 I/O SPI-B 从器件输出，主器件输入 (SOMI)
OUTPUTXBAR8 5 O 输出 X-BAR 输出 8
EQEP1_INDEX 6 I/O eQEP-1 索引
SD1_C4 7 I SDFM-1 通道 4 时钟输入
FSIRXA_D1 9 I FSIRX-A 可选附加数据输入
GPIO32 0，4，8，12 64 40 40 37 I/O 通用输入/输出 32
I2CA_SDA 1 I/OD I2C-A 开漏双向数据
SPIB_CLK 3 I/O SPI-B 时钟
EPWM8_B 5 O ePWM-8 输出 B
LINA_TX 6 O LIN-A 发送
SD1_D3 7 I SDFM-1 通道 3 数据输入
FSIRXA_D0 9 I FSIRX-A 主数据输入
CANA_TX 10 O CAN-A 发送
GPIO33 0，4，8，12 53 32 32 29 I/O 通用输入/输出 33
I2CA_SCL 1 I/OD I2C-A 开漏双向时钟
SPIB_STE 3 I/O SPI-B 从器件发送使能 (STE)
OUTPUTXBAR4 5 O 输出 X-BAR 输出 4
LINA_RX 6 I LIN-A 接收
SD1_C3 7 I SDFM-1 通道 3 时钟输入
FSIRXA_CLK 9 I FSIRX-A 输入时钟
CANA_RX 10 I CAN-A 接收
GPIO34 0，4，8，12 94 I/O 通用输入/输出 34
OUTPUTXBAR1 1 O 输出 X-BAR 输出 1
PMBUSA_SDA 6 I/OD PMBus-A 开漏双向数据
GPIO35 0，4，8，12 63 39 39 36 I/O 通用输入/输出 35
SCIA_RX 1 I SCI-A 接收数据
I2CA_SDA 3 I/OD I2C-A 开漏双向数据
CANA_RX 5 I CAN-A 接收
PMBUSA_SCL 6 I/OD PMBus-A 开漏双向时钟
LINA_RX 7 I LIN-A 接收
EQEP1_A 9 I eQEP-1 输入 A
PMBUSA_CTL 10 I PMBus-A 控制信号
TDI 15 I JTAG 测试数据输入 (TDI) - TDI 是引脚的默认多路复用器选择。默认情况下，内部上拉电阻处于禁用状态。如果将该引脚用作 JTAG TDI，则应启用内部上拉电阻或在电路板上添加外部上拉电阻，以避免输入悬空。
GPIO37 0，4，8，12 61 37 37 34 I/O 通用输入/输出 37
OUTPUTXBAR2 1 O 输出 X-BAR 输出 2
I2CA_SCL 3 I/OD I2C-A 开漏双向时钟
SCIA_TX 5 O SCI-A 发送数据
CANA_TX 6 O CAN-A 发送
LINA_TX 7 O LIN-A 发送
EQEP1_B 9 I eQEP-1 输入 B
PMBUSA_ALERT 10 I/OD PMBus-A 开漏双向警报信号
TDO 15 O JTAG 测试数据输出 (TDO) - TDO 是引脚的默认多路复用器选择。默认情况下，内部上拉电阻处于禁用状态。当没有 JTAG 活动时，TDO 功能将处于三态条件，使这个引脚悬空；内部上拉电阻应该被启用或者在电路板上增加一个外部上拉电阻来避免 GPIO 输入悬空。
GPIO39 0，4，8，12 91 I/O 通用输入/输出 39
CANB_RX 6 I CAN-B 接收
FSIRXA_CLK 7 I FSIRX-A 输入时钟
GPIO40 0，4，8，12 85 I/O 通用输入/输出 40
PMBUSA_SDA 6 I/OD PMBus-A 开漏双向数据
FSIRXA_D0 7 I FSIRX-A 主数据输入
SCIB_TX 9 O SCI-B 发送数据
EQEP1_A 10 I eQEP-1 输入 A
GPIO41 0 I/O 通用输入/输出 41
GPIO42 0 I/O 通用输入/输出 42
GPIO43 0 I/O 通用输入/输出 43
GPIO44 0 I/O 通用输入/输出 44
GPIO45 0 I/O 通用输入/输出 45
GPIO46 0 I/O 通用输入/输出 46
GPIO47 0 I/O 通用输入/输出 47
GPIO48 0 I/O 通用输入/输出 48
GPIO49 0 I/O 通用输入/输出 49
GPIO50 0 I/O 通用输入/输出 50
GPIO51 0 I/O 通用输入/输出 51
GPIO52 0 I/O 通用输入/输出 52
GPIO53 0 I/O 通用输入/输出 53
GPIO54 0 I/O 通用输入/输出 54
GPIO55 0 I/O 通用输入/输出 55
GPIO56 0，4，8，12 65 I/O 通用输入/输出 56
SPIA_CLK 1 I/O SPI-A 时钟
EQEP2_STROBE 5 I/O eQEP-2 选通
SCIB_TX 6 O SCI-B 发送数据
SD1_D3 7 I SDFM-1 通道 3 数据输入
SPIB_SIMO 9 I/O SPI-B 从器件输入，主器件输出 (SIMO)
EQEP1_A 11 I eQEP-1 输入 A
GPIO57 0，4，8，12 66 I/O 通用输入/输出 57
SPIA_STE 1 I/O SPI-A 从器件发送使能 (STE)
EQEP2_INDEX 5 I/O eQEP-2 索引
SCIB_RX 6 I SCI-B 接收数据
SD1_C3 7 I SDFM-1 通道 3 时钟输入
SPIB_SOMI 9 I/O SPI-B 从器件输出，主器件输入 (SOMI)
EQEP1_B 11 I eQEP-1 输入 B
GPIO58 0，4，8，12 67 I/O 通用输入/输出 58
OUTPUTXBAR1 5 O 输出 X-BAR 输出 1
SPIB_CLK 6 I/O SPI-B 时钟
SD1_D4 7 I SDFM-1 通道 4 数据输入
LINA_TX 9 O LIN-A 发送
CANB_TX 10 O CAN-B 发送
EQEP1_STROBE 11 I/O eQEP-1 选通
GPIO59 0，4，8，12 92 I/O 通用输入/输出 59
OUTPUTXBAR2 5 O 输出 X-BAR 输出 2
SPIB_STE 6 I/O SPI-B 从器件发送使能 (STE)
SD1_C4 7 I SDFM-1 通道 4 时钟输入
LINA_RX 9 I LIN-A 接收
CANB_RX 10 I CAN-B 接收
EQEP1_INDEX 11 I/O eQEP-1 索引
测试、JTAG 和复位
FLT1 49 30 I/O 闪存测试引脚 1。为 TI 预留。必须保持未连接状态。
FLT2 48 29 I/O 闪存测试引脚 2。为 TI 预留。必须保持未连接状态。
TCK 60 36 36 33 I 带有内部上拉电阻的 JTAG 测试时钟。
TMS 62 38 38 35 I/O 带有内部上拉电阻的 JTAG 测试模式选择 (TMS)。此串行控制输入在 TCK 上升沿上的 TAP 控制器中计时。该器件没有 TRSTn 引脚。在电路板上应放置一个外部上拉电阻（推荐 2.2kΩ）以将 TMS 引脚连接至 VDDIO，从而在正常运行期间将 JTAG 保持在复位状态。
VREGENZ 73 46 46 I 具有内部下拉电阻的内部稳压器使能。直接连接到 VSS（低电平）以启用内部 VREG。直接连接到 VDDIO（高电平）以使用外部电源。
X1 69 42 42 39 I/O 晶体振荡器或单端时钟输入。器件初始化软件必须在启用晶体振荡器之前配置该引脚。为了使用此振荡器，必须将一个石英晶体电路连接至 X1 和 X2。此引脚也可用于馈入单端 3.3V 电平时钟。不支持 GPIO19。GPIO19 在内部连接至 X1 功能，因此 GPIO19 应该保持在输入模式，并禁用上拉电阻以避免与 X1 时钟功能发生干扰。
XRSn 2 3 3 4 I/OD 器件复位（输入）和看门狗复位（输出）。在上电条件下，此引脚由器件驱动为低电平。外部电路也可能会驱动此引脚以使器件复位生效。发生看门狗复位时，此引脚也由 MCU 驱动为低电平。在看门狗复位期间，XRSn 引脚在 512 个 OSCCLK 周期的看门狗复位持续时间内被驱动为低电平。应在 XRSn 和 VDDIO 之间放置一个阻值为 2.2kΩ 至 10kΩ 的电阻。如果在 XRSn 和 VSS 之间放置一个电容器进行噪声滤除，则该电容器的容值应为 100nF 或更小。当看门狗复位生效时，这些值允许看门狗在 512 个 OSCCLK 周期内正确地将 XRSn 引脚驱动至 VOL。这个引脚的输出缓冲器是一个有内部上拉电阻的开漏。如果此引脚由外部器件驱动，则应使用开漏器件进行驱动。如果此引脚由外部器件驱动，则应使用开漏器件进行驱动。
电源和接地
VDD 4、46、71、87 4、27、44、59 4、27、44、59 5、24、41、53 1.2V 数字逻辑电源引脚。TI 建议在每个 VDD 引脚附近放置一个最小总电容值约为 20µF 的去耦电容器。当不使用内部稳压器时，去耦电容的确切值应由您的系统电压调节解决方案来确定。
VDDA 11、34 22 22 20 3.3V 模拟电源引脚。在每个引脚上放置一个最小值为 2.2µF 且连接至 VSSA 的去耦电容器。
VDDIO 3、47、70、88 28、43、60 28、43、60 25、40、54 3.3V 数字 I/O 电源引脚。在每个引脚上放置一个最小值为 0.1µF 的去耦电容器。
VDDIO_SW 80 53 53 48 内部直流/直流稳压器的 3.3V 电源引脚。如果使用内部直流/直流稳压器，则应在该引脚上放置一个 20μF 的大容量输入电容。务必将该引脚连接至 VDDIO 引脚。如果需要，可以使用铁氧体磁珠进行隔离，但 VDDIO_SW 和 VDDIO 必须由同一电源供电。
VSS 5、45、72、86 5、26、45、58 5、26、45、58 PAD 数字接地
VSSA 12、33 21 21 19 模拟接地
VSS_SW 82 55 55 50 内部直流/直流稳压器接地。务必将该引脚连接至 VSS 引脚。
(1) 当 DCDCEN = 1 时，AMSEL 寄存器中的相应位为无关位。
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