ZHCSGY3G January   2017  – January 2023 TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
    1. 3.1 功能方框图
  4. 4 修订历史记录
  5. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  6. 6 引脚配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
      1. 6.3.1 模拟信号
      2. 6.3.2 数字信号
      3. 6.3.3 电源和接地
      4. 6.3.4 测试、JTAG 和复位
    4. 6.4 引脚多路复用
      1. 6.4.1 GPIO 多路复用引脚
      2. 6.4.2 ADC 引脚上的数字输入 (AIO)
      3. 6.4.3 GPIO 输入 X-BAR
      4. 6.4.4 GPIO 输出 X-BAR 和 ePWM X-BAR
    5. 6.5 带有内部上拉和下拉的引脚
    6. 6.6 未使用引脚的连接
  7. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 商用
    3. 7.3  ESD 等级 - 汽车
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 系统电流消耗（外部电源）
      2. 7.5.2 系统电流消耗（内部 VREG）
      3. 7.5.3 系统电流消耗（直流/直流稳压器）
      4. 7.5.4 工作模式测试说明
      5. 7.5.5 电流消耗图
      6. 7.5.6 减少电流消耗
        1. 7.5.6.1 每个禁用外设的典型 IDD 电流减少值（SYSCLK 为 100MHz 时）
    6. 7.6  电气特性
    7. 7.7  热阻特征
      1. 7.7.1 PZ 封装
      2. 7.7.2 PM 封装
      3. 7.7.3 RSH 封装
    8. 7.8  散热设计注意事项
    9. 7.9  系统
      1. 7.9.1 电源管理模块 (PMM)
        1. 7.9.1.1 引言
        2. 7.9.1.2 概述
          1. 7.9.1.2.1 电源轨监视器
            1. 7.9.1.2.1.1 I/O POR（上电复位）监视器
            2. 7.9.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 7.9.1.2.1.3 VDD POR（上电复位）监视器
          2. 7.9.1.2.2 外部监控器使用情况
          3. 7.9.1.2.3 延迟块
          4. 7.9.1.2.4 内部 1.2V LDO 稳压器 (VREG)
          5. 7.9.1.2.5 VREGENZ
          6. 7.9.1.2.6 内部 1.2V 开关稳压器（直流/直流）
            1. 7.9.1.2.6.1 PCB 布局和元件指南
        3. 7.9.1.3 外部元件
          1. 7.9.1.3.1 去耦电容器
            1. 7.9.1.3.1.1 VDDIO 去耦
            2. 7.9.1.3.1.2 VDD 去耦
        4. 7.9.1.4 电源时序
          1. 7.9.1.4.1 电源引脚联动
          2. 7.9.1.4.2 信号引脚电源序列
          3. 7.9.1.4.3 电源引脚电源序列
            1. 7.9.1.4.3.1 外部 VREG/VDD 模式序列
            2. 7.9.1.4.3.2 内部 VREG/VDD 模式序列
            3. 7.9.1.4.3.3 电源时序摘要和违规影响
            4. 7.9.1.4.3.4 电源压摆率
        5. 7.9.1.5 电源管理模块电气数据和时序
          1. 7.9.1.5.1 电源管理模块运行条件
          2. 7.9.1.5.2 电源管理模块特征
          3.        电源电压
      2. 7.9.2 复位时序
        1. 7.9.2.1 复位源
        2. 7.9.2.2 复位电气数据和时序
          1. 7.9.2.2.1 复位 (XRSn) 时序要求
          2. 7.9.2.2.2 复位 (XRSn) 开关特性
          3. 7.9.2.2.3 复位时序图
      3. 7.9.3 时钟规格
        1. 7.9.3.1 时钟源
        2. 7.9.3.2 时钟频率、要求和特性
          1. 7.9.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 7.9.3.2.1.1 输入时钟频率
            2. 7.9.3.2.1.2 XTAL 振荡器特征
            3. 7.9.3.2.1.3 X1 时序要求
            4. 7.9.3.2.1.4 PLL 锁定时间
          2. 7.9.3.2.2 内部时钟频率
            1. 7.9.3.2.2.1 内部时钟频率
          3. 7.9.3.2.3 输出时钟频率和开关特性
            1. 7.9.3.2.3.1 XCLKOUT 开关特性
        3. 7.9.3.3 输入时钟和 PLL
        4. 7.9.3.4 晶体 (XTAL) 振荡器
          1. 7.9.3.4.1 引言
          2. 7.9.3.4.2 概述
            1. 7.9.3.4.2.1 电子振荡器
              1. 7.9.3.4.2.1.1 运行模式
                1. 7.9.3.4.2.1.1.1 晶体的工作模式
                2. 7.9.3.4.2.1.1.2 单端工作模式
              2. 7.9.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 7.9.3.4.2.2 石英晶体
            3. 7.9.3.4.2.3 GPIO 工作模式
          3. 7.9.3.4.3 正常运行
            1. 7.9.3.4.3.1 ESR – 有效串联电阻
            2. 7.9.3.4.3.2 Rneg - 负电阻
            3. 7.9.3.4.3.3 启动时间
            4. 7.9.3.4.3.4 DL – 驱动电平
          4. 7.9.3.4.4 如何选择晶体
          5. 7.9.3.4.5 测试
          6. 7.9.3.4.6 常见问题和调试提示
          7. 7.9.3.4.7 晶体振荡器规格
            1. 7.9.3.4.7.1 晶体振荡器参数
            2. 7.9.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 7.9.3.4.7.3 晶体振荡器电气特性
        5. 7.9.3.5 内部振荡器
          1. 7.9.3.5.1 INTOSC 特性
      4. 7.9.4 闪存参数
      5. 7.9.5 仿真/JTAG
        1. 7.9.5.1 JTAG 电气数据和时序
          1. 7.9.5.1.1 JTAG 时序要求
          2. 7.9.5.1.2 JTAG 开关特征
          3. 7.9.5.1.3 JTAG 时序图
        2. 7.9.5.2 cJTAG 电气数据和时序
          1. 7.9.5.2.1 cJTAG 时序要求
          2. 7.9.5.2.2 cJTAG 开关特性
          3. 7.9.5.2.3 cJTAG 时序图
      6. 7.9.6 GPIO 电气数据和时序
        1. 7.9.6.1 GPIO - 输出时序
          1. 7.9.6.1.1 通用输出开关特征
        2. 7.9.6.2 GPIO - 输入时序
          1. 7.9.6.2.1 通用输入时序要求
        3. 7.9.6.3 输入信号的采样窗口宽度
      7. 7.9.7 中断
        1. 7.9.7.1 外部中断 (XINT) 电气数据和时序
          1. 7.9.7.1.1 外部中断时序要求
          2. 7.9.7.1.2 外部中断开关特性
          3. 7.9.7.1.3 中断时序图
      8. 7.9.8 低功率模式
        1. 7.9.8.1 时钟门控低功耗模式
        2. 7.9.8.2 低功耗模式唤醒时序
          1. 7.9.8.2.1 空闲模式时序要求
          2. 7.9.8.2.2 空闲模式开关特性
          3. 7.9.8.2.3 空闲模式时序图
          4. 7.9.8.2.4 停机模式时序要求
          5. 7.9.8.2.5 停机模式开关特征
          6. 7.9.8.2.6 停机模式时序图
    10. 7.10 模拟外设
      1. 7.10.1 模数转换器 (ADC)
        1. 7.10.1.1 结果寄存器映射
        2. 7.10.1.2 ADC 可配置性
          1. 7.10.1.2.1 信号模式
        3. 7.10.1.3 ADC 电气数据和时序
          1. 7.10.1.3.1 ADC 运行条件
          2. 7.10.1.3.2 ADC 特性
          3. 7.10.1.3.3 ADC 输入模型
          4. 7.10.1.3.4 ADC 时序图
      2. 7.10.2 可编程增益放大器 (PGA)
        1. 7.10.2.1 PGA 电气数据和时序
          1. 7.10.2.1.1 PGA 运行条件
          2. 7.10.2.1.2 PGA 特征
          3. 7.10.2.1.3 PGA 典型特征图
      3. 7.10.3 温度传感器
        1. 7.10.3.1 温度传感器电气数据和时序
          1. 7.10.3.1.1 温度传感器特征
      4. 7.10.4 缓冲数模转换器 (DAC)
        1. 7.10.4.1 缓冲 DAC 电气数据和时序
          1. 7.10.4.1.1 缓冲 DAC 运行条件
          2. 7.10.4.1.2 缓冲 DAC 电气特性
          3. 7.10.4.1.3 缓冲 DAC 示意图
          4. 7.10.4.1.4 缓冲 DAC 典型特性图
      5. 7.10.5 比较器子系统 (CMPSS)
        1. 7.10.5.1 CMPSS 电气数据和时序
          1. 7.10.5.1.1 比较器电气特性
          2. 7.10.5.1.2 CMPSS DAC 静态电气特性
          3. 7.10.5.1.3 CMPSS 示意图
    11. 7.11 控制外设
      1. 7.11.1 增强型捕获 (eCAP)
        1. 7.11.1.1 eCAP 电气数据和时序
          1. 7.11.1.1.1 eCAP 时序要求
          2. 7.11.1.1.2 eCAP 开关特性
      2. 7.11.2 高分辨率捕捉子模块 (HRCAP6–HRCAP7)
        1. 7.11.2.1 HRCAP 电气数据和时序
          1. 7.11.2.1.1 HRCAP 开关特性
      3. 7.11.3 增强型脉宽调制器 (ePWM)
        1. 7.11.3.1 控制外设同步
        2. 7.11.3.2 ePWM 电气数据和时序
          1. 7.11.3.2.1 ePWM 时序要求
          2. 7.11.3.2.2 ePWM 开关特性
          3. 7.11.3.2.3 跳闸区输入时序
            1. 7.11.3.2.3.1 跳闸区域输入时序要求
        3. 7.11.3.3 外部 ADC 转换启动电气数据和时序
          1. 7.11.3.3.1 外部 ADC 转换启动开关特性
      4. 7.11.4 高分辨率脉宽调制器 (HRPWM)
        1. 7.11.4.1 HRPWM 电气数据和时序
          1. 7.11.4.1.1 高分辨率 PWM 特征
      5. 7.11.5 增强型正交编码器脉冲 (eQEP)
        1. 7.11.5.1 eQEP 电气数据和时序
          1. 7.11.5.1.1 eQEP 时序要求
          2. 7.11.5.1.2 eQEP 开关特性
      6. 7.11.6 Σ-Δ 滤波器模块 (SDFM)
        1. 7.11.6.1 SDFM 电气数据和时序
          1. 7.11.6.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
          2. 7.11.6.1.2 SDFM 时序图
        2. 7.11.6.2 SDFM 电气数据和时序（同步 GPIO）
          1. 7.11.6.2.1 使用同步 GPIO (SYNC) 选项时的 SDFM 时序要求
    12. 7.12 通信外设
      1. 7.12.1 控制器局域网 (CAN)
      2. 7.12.2 内部集成电路 (I2C)
        1. 7.12.2.1 I2C 电气数据和时序
          1. 7.12.2.1.1 I2C 时序要求
          2. 7.12.2.1.2 I2C 开关特征
          3. 7.12.2.1.3 I2C 时序图
      3. 7.12.3 电源管理总线 (PMBus) 接口
        1. 7.12.3.1 PMBus 电气数据和时序
          1. 7.12.3.1.1 PMBus 电气特性
          2. 7.12.3.1.2 PMBus 快速模式开关特性
          3. 7.12.3.1.3 PMBus 标准模式开关特性
      4. 7.12.4 串行通信接口 (SCI)
      5. 7.12.5 串行外设接口 (SPI)
        1. 7.12.5.1 SPI 电气数据和时序
          1. 7.12.5.1.1 非高速主模式时序
            1. 7.12.5.1.1.1 SPI 主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.1.2 SPI 主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.1.3 SPI 主模式时序要求
          2. 7.12.5.1.2 非高速从模式时序
            1. 7.12.5.1.2.1 SPI 从模式开关特性
            2. 7.12.5.1.2.2 SPI 从模式时序要求
          3. 7.12.5.1.3 高速主模式时序
            1. 7.12.5.1.3.1 SPI 高速主模式开关特性（时钟相位 = 0）
            2. 7.12.5.1.3.2 SPI 高速主模式开关特性（时钟相位 = 1）
            3. 7.12.5.1.3.3 SPI 高速主模式时序要求
          4. 7.12.5.1.4 高速从模式时序
            1. 7.12.5.1.4.1 SPI 高速从模式开关特性
            2. 7.12.5.1.4.2 SPI 高速从模式时序要求
      6. 7.12.6 本地互连网络 (LIN)
      7. 7.12.7 快速串行接口 (FSI)
        1. 7.12.7.1 FSI 变送器
          1. 7.12.7.1.1 FSITX 电气数据和时序
            1. 7.12.7.1.1.1 FSITX 开关特性
        2. 7.12.7.2 FSI 接收器
          1. 7.12.7.2.1 FSIRX 电气数据和时序
            1. 7.12.7.2.1.1 FSIRX 开关特性
            2. 7.12.7.2.1.2 FSIRX 时序要求
        3. 7.12.7.3 FSI SPI 兼容模式
          1. 7.12.7.3.1 FSITX SPI 信令模式电气数据和时序
            1. 7.12.7.3.1.1 FSITX SPI 信令模式开关特性
  8. 8 详细说明
    1. 8.1  概述
    2. 8.2  功能方框图
    3. 8.3  存储器
      1. 8.3.1 C28x 存储器映射
      2. 8.3.2 控制律加速器 (CLA) ROM 存储器映射
      3. 8.3.3 闪存映射
      4. 8.3.4 外设寄存器内存映射
      5. 8.3.5 存储器类型
        1. 8.3.5.1 专用 RAM (Mx RAM)
        2. 8.3.5.2 本地共享 RAM (LSx RAM)
        3. 8.3.5.3 全局共享 RAM (GSx RAM)
        4. 8.3.5.4 CLA 消息 RAM (CLA MSGRAM)
    4. 8.4  标识
    5. 8.5  总线架构 - 外设连接
    6. 8.6  C28x 处理器
      1. 8.6.1 嵌入式实时分析和诊断 (ERAD)
      2. 8.6.2 浮点单元 (FPU)
      3. 8.6.3 三角法数学单元 (TMU)
      4. 8.6.4 Viterbi、复杂数学和 CRC 单元 (VCU-I)
    7. 8.7  控制律加速器 (CLA)
    8. 8.8  直接存储器访问 (DMA)
    9. 8.9  引导 ROM 和外设引导
      1. 8.9.1 配置交替引导模式选择引脚
      2. 8.9.2 配置交替引导模式选项
      3. 8.9.3 GPIO 分配
    10. 8.10 双代码安全模块
    11. 8.11 看门狗
    12. 8.12 可配置逻辑块 (CLB)
    13. 8.13 功能安全
  9. 9 应用、实施和布局
    1. 9.1 器件主要特性
    2. 9.2 应用信息
      1. 9.2.1 典型应用
        1. 9.2.1.1 服务器电信电源单元 (PSU)
          1. 9.2.1.1.1 系统方框图
          2. 9.2.1.1.2 服务器和电信 PSU 资源
        2. 9.2.1.2 单相在线 UPS
          1. 9.2.1.2.1 系统方框图
          2. 9.2.1.2.2 单相在线 UPS 资源
        3. 9.2.1.3 微型光伏逆变器
          1. 9.2.1.3.1 系统方框图
          2. 9.2.1.3.2 微型光伏逆变器资源
        4. 9.2.1.4 电动汽车充电站电源模块
          1. 9.2.1.4.1 系统方框图
          2. 9.2.1.4.2 电动汽车充电站电源模块资源
        5. 9.2.1.5 伺服驱动器控制模块
          1. 9.2.1.5.1 系统方框图
          2. 9.2.1.5.2 伺服驱动器控制模块资源
  10. 10器件和文档支持
    1. 10.1 器件和开发支持工具命名规则
    2. 10.2 标识
    3. 10.3 工具和软件
    4. 10.4 文档支持
    5. 10.5 支持资源
    6. 10.6 商标
    7. 10.7 静电放电警告
    8. 10.8 术语表
  11. 11机械、封装和可订购信息
    1. 11.1 封装信息

9.1 器件主要特性

表 9-1 器件主要特性
模块 特性 系统优势
监控
实时控制 CPU

高达 200MIPS

C28x：100MIPS

CLA：100MIPS

闪存：高达 256KB

RAM：高达 100KB

32 位浮点单元 (FPU32)

三角法数学单元 (TMU)

维特比复杂数学单元 (VCU)

TI 的 32 位 C28x DSP 内核可为从片上闪存或 SRAM 运行的浮点或定点代码提供 100MHz 的信号处理性能。

为从片上闪存或 SRAM 运行的浮点或定点代码提供 100MHz 的信号处理性能。

FPU32：原生硬件支持 IEEE-754 单精度浮点运算

TMU：使用加速器加快三角函数和算术运算执行速度，从而提高控制应用的计算速度（例如 PLL 和 DQ 变换）。有助于实现更快的控制环路，从而提高效率和优化元件尺寸。

特殊指令支持非线性 PID 控制算法

VCU： 降低已编码应用中常见的复杂数学运算延迟

展示 C2000™ 控制 MCU 优化信号链的实时基准测试
毫米波和AVDS
模数转换器 (ADC)（12 位）

多达 3 个 ADC 模块

3.45MSPS

高达 21 通道

ADC 对全部三相电流和直流总线进行精准并行采样，且具有零抖动。

ADC 后处理 - 片上硬件将降低 ADC ISR 复杂度并缩短电流环路周期。

增加 ADC 数量在多相应用中很有用。提供更高的有效 MSPS（过采样）和典型 ENOB 以实现更好的控制环路性能。
比较器子系统 (CMPSS) CMPSS

2 个窗口比较器

双 12 位 DAC

DAC 斜坡生成

外部引脚上提供低 DAC 输出

数字滤波器

60ns 跳闸检测时间

斜率补偿

系统保护无误报：

比较器子系统 (CMPSS) 模块适用于峰值电流模式控制、开关模式电源、功率因数校正和电压跳闸监控等应用。

借助模拟比较器子系统提供的消隐窗口和滤波功能，PWM 跳闸触发和消除不必要噪声变得非常容易。

提供更出色的控制精度。无需进一步的 CPU 配置即可通过比较器和 12 位 DAC (CMPSS) 控制 PWM。

使用同一引脚实现保护和控制。
增强型正交编码器脉冲 (eQEP) 2 个 eQEP 模块 用于与线性或旋转增量编码器进行直接连接，以便获得高性能运动和位置控制系统中使用的旋转机器的位置、方向和速度信息。另外，也可以在其他应用中用于对来自外部器件（例如传感器）的输入脉冲进行计数。
增强型捕捉 (eCAP)/高分辨率增强型捕捉 (HRCAP)

7 个 eCAP 模块（2 个具有 HRCAP 功能）

测量事件之间经过的时间（最多 4 个带时间戳的事件）。

通过输入 X-BAR 连接到任何 GPIO。

当未用于采集模式时，eCAP 模块可配置为单通道 PWM 输出 (APWM)。

eCAP 的应用包含：

旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）

位置传感器脉冲之间的持续时间测量

脉冲序列信号的周期和占空比测量

对来自占空比编码电流/电压传感器的电流或电压幅度进行解码

2 个 HRCAP 通道

能够以 300ps 的典型分辨率测量外部脉冲的宽度。

HRCAP 的应用包括：

脉冲序列周期的高分辨率周期和占空比测量

瞬时速度测量

瞬时频率测量

在一个隔离边界上的电压测量

距离/声纳测量和扫描

流量测量

电容式触控应用
驱动
增强型脉宽调制 (ePWM)/高分辨率脉宽调制 (HRPWM)

多达 16 个 ePWM 通道

能够生成具有死区的高侧/低侧 PWM

支持谷底开关（能够在谷点切换 PWM 输出）以及消隐窗口等特性

灵活的 PWM 波形生成功能，具有出色的电源拓扑覆盖范围。

影子化死区和影子化动作限定器可实现自适应 PWM 生成和保护，从而提高控制精度并降低功率损耗。

可改善功率因数 (PF) 和总谐波失真 (THD)，这在功率因数校正 (PFC) 应用中尤为重要。可提高轻载效率。

HRPWM 功能：

所有 16 个通道均提供高分辨率功能 (150ps)

为占空比、周期、死区以及相位偏移提供 150ps 的步长，精度提高 99%

有利于精确控制并实现性能更佳的高频功率转换。

实现更干净的波形并避免输出端产生振荡/限制周期。

一次性和全局重新加载功能

对于变频和多相直流/直流应用至关重要，有助于实现高频控制环路 (>2MHz)。

能够在高频下控制交错式 LLC 拓扑

针对逐周期 (CBC) 跳闸事件和一次性跳闸 (OST) 跳闸事件进行独立 PWM 操作

 提供逐周期保护并在故障条件下完全关闭 PWM。有助于实现多相 PFC 或直流/直流控制。
在 SYNC 时加载（支持在发生 SYNC 事件时的“影子到活动”加载） 支持变频应用（允许在功率转换中进行 LLC 控制）。
无需软件干预即可关闭 PWM（无 ISR 延迟） 在出现故障时提供快速保护
延迟跳闸功能 有助于利用峰值电流模式控制 (PCMC) 相移全桥 (PSFB) 直流/直流转换器轻松实现死区，无需占用大量 CPU 资源（即使发生基于比较器、跳闸或同步输入事件的触发事件时也是如此）。
死区发生器 (DB) 子模块 通过向 PWM 信号上升沿 (RED) 和下降沿 (FED) 添加可编程延迟，防止高侧和低侧栅极同时导通。
灵活的 PWM 相位关系和计时器同步 每个 ePWM 模块都能与其他 ePWM 模块或其他外设同步。可使 PWM 边沿彼此保持同步或与特定事件保持同步。

支持采用特定采样窗口实现灵活的 ADC 调度，与功率器件切换保持同步。
CONNECTIVITY
串行外设接口 (SPI) 2 个高速 SPI 端口 支持 25MHz
串行通信接口 (SCI) 2 个 SCI (UART) 模块 与控制器连接
本地互连网络 (LIN) 1 个 LIN 提供一种低成本解决方案，无需控制器局域网 (CAN) 的带宽和容错能力。

也可用作 SCI 与其他控制器进行通信。
控制器局域网 (CAN/DCAN) 1 个 DCAN 模块 能够兼容经典 CAN 模块
内部集成电路 (I2C) 1 个 I2C 模块 与外部 EEPROM、传感器或控制器连接
电源管理总线 (PMBus)

1 个 PMBus 模块

符合 SMI Forum PMBus 规范（第 I 部分 v1.0 和第 II 部分 v1.1）

 基于硬件的无缝主机通信
带变送器和接收器的快速串行接口 (FSI)

最多 1 个 FSI 变送器和 1 个 FSI 接收器

能够进行可靠的高速通信的串行通信外设

在隔离器件之间通信（高达 100MHz）

 快速串行接口 (FSI) 可用于低引脚数的高速通信，甚至能够以高达 100Mbps 的速度跨越隔离边界进行通信。
其他系统特性
安全增强功能

双区域代码安全模块 (DCSM)

看门狗

寄存器受写保护

丢失时钟检测逻辑 (MCD)

纠错码 (ECC) 和奇偶校验

DCSM：防止对专有代码进行复制和逆向工程

看门狗：如果 CPU 陷入无休止的执行循环，则会产生复位

寄存器受写保护：

针对系统配置寄存器进行锁定保护

防止虚假 CPU 写入

MCD：自动时钟故障检测

ECC 和奇偶校验：single-bit 纠错和 double-bit 错误检测
交叉开关 (XBAR)

可灵活连接各种配置中的器件输入、输出和内部资源。

• 输入 X-BAR

• 输出 X-BAR

• ePWM X-BAR

• CLB X-BAR

增强硬件设计的通用性：

输入 X-BAR：将信号从任何 GPIO 路由到芯片内的多个 IP 块

输出 XBAR：将内部信号路由到指定的 GPIO 引脚上

ePWM X-BAR：将内部信号从各种 IP 块路由到 ePWM

CLB X-BAR：允许用户将信号从各种 IP 块传输到 CLB
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