ZHCSJ45E December 2018 – August 2023 LM5155 , LM51551
PRODUCTION DATA
- 1
- 1 特性
- 2 应用
- 3 说明
- 4 修订历史记录
- 5 说明（续）
- 6 器件比较表
- 7 引脚配置和功能
- 8 规格
-
9 详细说明
- 9.1 概述
- 9.2 功能方框图
- 9.3
特性说明
- 9.3.1 线路欠压锁定（UVLO/SYNC 引脚）
- 9.3.2 高压 VCC 稳压器（BIAS、VCC 引脚）
- 9.3.3 软启动（SS 引脚）
- 9.3.4 开关频率（RT 引脚）
- 9.3.5 时钟同步（UVLO/SYNC 引脚）
- 9.3.6 电流检测和斜率补偿（CS 引脚）
- 9.3.7 电流限制和最短导通时间（CS 引脚）
- 9.3.8 反馈和误差放大器（FB、COMP 引脚）
- 9.3.9 电源正常状态指示器（PGOOD 引脚）
- 9.3.10 断续模式过载保护（仅限 LM51551）
- 9.3.11 最大占空比限制和最小输入电源电压
- 9.3.12 MOSFET 驱动器（GATE 引脚）
- 9.3.13 过压保护 (OVP)
- 9.3.14 热关断 (TSD)
- 9.4 器件功能模式
- 10应用和实施
- 11器件和文档支持
- 12机械、封装和可订购信息
9.3.5 时钟同步（UVLO/SYNC 引脚）
可通过将 UVLO/SYNC 引脚拉至低电平，使器件的开关频率与外部时钟同步。器件的内部时钟在下降沿同步，但在强制关闭时间内会忽略下降沿输入，该时间由最大占空比限制决定。外部同步时钟必须将 UVLO/SYNC 引脚电压下拉至 1.45V（典型值）以下。下拉脉冲的占空比不受限制，但最小下拉脉冲宽度必须大于 150ns，最小上拉脉冲宽度必须大于 250ns。图 9-10 所示为远程关断功能的实现方案。UVLO 引脚可由分立式 MOSFET 或 MCU 的开漏输出下拉。在此配置下，器件在 UVLO 引脚接地后立即停止开关，并且器件在 UVLO 引脚接地后 35µs（典型值）关断。
图 9-10 UVLO 和关断图 9-11 所示为关断和时钟同步功能相结合的实现方案。在此配置下，当 UVLO 引脚接地时，器件会立即停止开关；如果 fSYNC 保持高逻辑状态的时间超过 35μs（典型值）（UVLO 处于低逻辑状态的时间超过 35μs（典型值）），器件将关断。如果启用器件后提供了时钟脉冲，器件将以 fSYNC 运行。
图 9-11 UVLO、关断和时钟同步图 9-13 和图 9-14 所示为待机和时钟同步功能相结合的实现方案。在此配置下，如果 fSYNC 保持在高逻辑状态，器件将立即停止开关；如果 fSYNC 保持在高逻辑状态的时间超过两个开关周期，器件将进入待机模式。如果提供了时钟脉冲，器件将以 fSYNC 运行。由于当 UVLO 引脚电压大于使能阈值的时间超过 1.5μs 时器件就会启用，因此如果在器件启用之前从一开始就提供外部时钟同步脉冲，则建议使用图 9-13 和图 9-14 中的配置。当同步脉冲的占空比大于 50% 时，可以放宽 1.5µs 的要求。图 9-12 显示了通过同步脉冲启动所需的最小占空比。当开关频率大于 1.1MHz 时，在施加外部同步脉冲之前，UVLO 引脚电压应大于使能阈值并持续 1.5μs 以上。
图 9-12 通过 SYNC 启动所需的占空比
图 9-13 UVLO、待机和时钟同步 (a)
图 9-14 UVLO、待机和时钟同步 (b)如果不需要 UVLO 功能，可以使用 MCU 的一个推挽输出同时实现关断和时钟同步功能。在此配置下，如果 fSYNC 保持低逻辑状态的时间超过 35μs（典型值），器件将关断。如果 fSYNC 保持高逻辑状态的时间超过 1.5µs，器件将启用。如果在器件启用后提供了时钟脉冲，器件将以 fSYNC 运行。此外，在此配置下，建议在提供偏置后施加外部时钟脉冲。通过使用限流电阻将流入 UVLO 引脚的电流限制在 1mA 以下，可以在提供偏置之前提供外部时钟脉冲（请参阅图 9-15）。
图 9-15 关断和时钟同步图 9-16 显示了使用外部电路实现反相使能的方法。
图 9-16 反相 UVLO外部时钟频率 (fSYNC) 必须在 fRT(TYPICAL) 的 +25% 和 –30% 之间。由于斜率电阻 (RSL) 的最大占空比限制和峰值电流限制会受到时钟同步的影响，因此使用时钟同步功能时要格外小心。请参阅节 9.3.6、节 9.3.7 和节 9.3.11 了解更多信息。