ZHCSQL8B June   2022  – June 2023 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 修订历史记录
  6. 5 器件比较
    1. 5.1 相关米6体育平台手机版_好二三四
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
      1.      12
      2.      13
    3. 6.3 信号说明
      1.      15
      2. 6.3.1  CPSW3G
        1. 6.3.1.1 MAIN 域
          1.        18
          2.        19
          3.        20
          4.        21
      3. 6.3.2  CPTS
        1. 6.3.2.1 MAIN 域
          1.        24
      4. 6.3.3  CSI-2
        1. 6.3.3.1 MAIN 域
          1.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 MAIN 域
          1.        30
      6. 6.3.5  DSS
        1. 6.3.5.1 MAIN 域
          1.        33
      7. 6.3.6  ECAP
        1. 6.3.6.1 MAIN 域
          1.        36
          2.        37
          3.        38
      8. 6.3.7  仿真和调试
        1. 6.3.7.1 MAIN 域
          1.        41
        2. 6.3.7.2 MCU 域
          1.        43
      9. 6.3.8  EPWM
        1. 6.3.8.1 MAIN 域
          1.        46
          2.        47
          3.        48
          4.        49
      10. 6.3.9  EQEP
        1. 6.3.9.1 MAIN 域
          1.        52
          2.        53
          3.        54
      11. 6.3.10 GPIO
        1. 6.3.10.1 MAIN 域
          1.        57
          2.        58
        2. 6.3.10.2 MCU 域
          1.        60
      12. 6.3.11 GPMC
        1. 6.3.11.1 MAIN 域
          1.        63
      13. 6.3.12 I2C
        1. 6.3.12.1 MAIN 域
          1.        66
          2.        67
          3.        68
          4.        69
        2. 6.3.12.2 MCU 域
          1.        71
        3. 6.3.12.3 WKUP 域
          1.        73
      14. 6.3.13 MCAN
        1. 6.3.13.1 MAIN 域
          1.        76
        2. 6.3.13.2 MCU 域
          1.        78
          2.        79
      15. 6.3.14 MCASP
        1. 6.3.14.1 MAIN 域
          1.        82
          2.        83
          3.        84
      16. 6.3.15 MCSPI
        1. 6.3.15.1 MAIN 域
          1.        87
          2.        88
          3.        89
        2. 6.3.15.2 MCU 域
          1.        91
          2.        92
      17. 6.3.16 MDIO
        1. 6.3.16.1 MAIN 域
          1.        95
      18. 6.3.17 MMC
        1. 6.3.17.1 MAIN 域
          1.        98
          2.        99
          3.        100
      19. 6.3.18 OLDI
        1. 6.3.18.1 MAIN 域
          1.        103
      20. 6.3.19 OSPI
        1. 6.3.19.1 MAIN 域
          1.        106
      21. 6.3.20 电源
        1.       108
      22. 6.3.21 PRUSS
        1. 6.3.21.1 MAIN 域
          1.        111
          2.        112
      23. 6.3.22 保留
        1.       114
      24. 6.3.23 系统和其他
        1. 6.3.23.1 启动模式配置
          1. 6.3.23.1.1 MAIN 域
            1.         118
        2. 6.3.23.2 时钟
          1. 6.3.23.2.1 MCU 域
            1.         121
          2. 6.3.23.2.2 WKUP 域
            1.         123
        3. 6.3.23.3 系统
          1. 6.3.23.3.1 MAIN 域
            1.         126
          2. 6.3.23.3.2 MCU 域
            1.         128
          3. 6.3.23.3.3 WKUP 域
            1.         130
        4. 6.3.23.4 VMON
          1.        132
      25. 6.3.24 计时器
        1. 6.3.24.1 MAIN 域
          1.        135
        2. 6.3.24.2 MCU 域
          1.        137
        3. 6.3.24.3 WKUP 域
          1.        139
      26. 6.3.25 UART
        1. 6.3.25.1 MAIN 域
          1.        142
          2.        143
          3.        144
          4.        145
          5.        146
          6.        147
          7.        148
        2. 6.3.25.2 MCU 域
          1.        150
        3. 6.3.25.3 WKUP 域
          1.        152
      27. 6.3.26 USB
        1. 6.3.26.1 MAIN 域
          1.        155
          2.        156
    4. 6.4 引脚连接要求
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  未通过 AEC - Q100 认证的器件的 ESD 等级
    3. 7.3  采用 AMC 封装且通过 AEC - Q100 认证的器件的 ESD 等级
    4. 7.4  上电小时数 (POH)
    5. 7.5  建议运行条件
    6. 7.6  运行性能点
    7. 7.7  功耗摘要
    8. 7.8  电气特性
      1. 7.8.1  I2C 开漏和失效防护 (I2C OD FS) 电气特性
      2. 7.8.2  失效防护复位（FS 复位）电气特性
      3. 7.8.3  高频振荡器 (HFOSC) 电气特性
      4. 7.8.4  低频振荡器 (LFXOSC) 电气特性
      5. 7.8.5  SDIO 电气特性
      6. 7.8.6  LVCMOS 电气特性
      7. 7.8.7  OLDI LVDS (OLDI) 电气特性
      8. 7.8.8  CSI-2 (D-PHY) 电气特性
      9. 7.8.9  USB2PHY 电气特性
      10. 7.8.10 DDR 电气特性
    9. 7.9  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.9.1 建议的 OTP 电子保险丝编程操作条件
      2. 7.9.2 硬件要求
      3. 7.9.3 编程序列
      4. 7.9.4 对硬件保修的影响
    10. 7.10 热阻特性
      1. 7.10.1 ALW 和 AMC 封装的热阻特性
    11. 7.11 时序和开关特性
      1. 7.11.1 时序参数和信息
      2. 7.11.2 电源要求
        1. 7.11.2.1 电源压摆率要求
        2. 7.11.2.2 电源时序
          1. 7.11.2.2.1 上电时序
          2. 7.11.2.2.2 下电时序
          3. 7.11.2.2.3 部分 IO 电源时序
      3. 7.11.3 系统时序
        1. 7.11.3.1 复位时序
        2. 7.11.3.2 错误信号时序
        3. 7.11.3.3 时钟时序
      4. 7.11.4 时钟规格
        1. 7.11.4.1 输入时钟/振荡器
          1. 7.11.4.1.1 MCU_OSC0 内部振荡器时钟源
            1. 7.11.4.1.1.1 负载电容
            2. 7.11.4.1.1.2 并联电容
          2. 7.11.4.1.2 MCU_OSC0 LVCMOS 数字时钟源
          3. 7.11.4.1.3 WKUP_LFOSC0 内部振荡器时钟源
          4. 7.11.4.1.4 WKUP_LFOSC0 LVCMOS 数字时钟源
          5. 7.11.4.1.5 未使用 WKUP_LFOSC0
        2. 7.11.4.2 输出时钟
        3. 7.11.4.3 PLL
        4. 7.11.4.4 时钟和控制信号转换的建议系统预防措施
      5. 7.11.5 外设
        1. 7.11.5.1  CPSW3G
          1. 7.11.5.1.1 CPSW3G MDIO 时序
          2. 7.11.5.1.2 CPSW3G RMII 时序
          3. 7.11.5.1.3 CPSW3G RGMII 时序
        2. 7.11.5.2  CPTS
        3. 7.11.5.3  CSI-2
        4. 7.11.5.4  DDRSS
        5. 7.11.5.5  DSS
        6. 7.11.5.6  ECAP
        7. 7.11.5.7  仿真和调试
          1. 7.11.5.7.1 迹线
          2. 7.11.5.7.2 JTAG
        8. 7.11.5.8  EPWM
        9. 7.11.5.9  EQEP
        10. 7.11.5.10 GPIO
        11. 7.11.5.11 GPMC
          1. 7.11.5.11.1 GPMC 和 NOR 闪存 - 同步模式
          2. 7.11.5.11.2 GPMC 和 NOR 闪存 - 异步模式
          3. 7.11.5.11.3 GPMC 和 NAND 闪存 - 异步模式
        12. 7.11.5.12 I2C
        13. 7.11.5.13 MCAN
        14. 7.11.5.14 MCASP
        15. 7.11.5.15 MCSPI
          1. 7.11.5.15.1 MCSPI - 控制器模式
          2. 7.11.5.15.2 MCSPI - 外设模式
        16. 7.11.5.16 MMCSD
          1. 7.11.5.16.1 MMC0 - eMMC/SD/SDIO 接口
            1. 7.11.5.16.1.1  旧 SDR 模式
            2. 7.11.5.16.1.2  高速 SDR 模式
            3. 7.11.5.16.1.3  HS200 模式
            4. 7.11.5.16.1.4  默认速度模式
            5. 7.11.5.16.1.5  高速模式
            6. 7.11.5.16.1.6  UHS–I SDR12 模式
            7. 7.11.5.16.1.7  UHS–I SDR25 模式
            8. 7.11.5.16.1.8  UHS–I SDR50 模式
            9. 7.11.5.16.1.9  UHS–I DDR50 模式
            10. 7.11.5.16.1.10 UHS–I SDR104 模式
          2. 7.11.5.16.2 MMC1/MMC2 - SD/SDIO 接口
            1. 7.11.5.16.2.1 默认速度模式
            2. 7.11.5.16.2.2 高速模式
            3. 7.11.5.16.2.3 UHS–I SDR12 模式
            4. 7.11.5.16.2.4 UHS–I SDR25 模式
            5. 7.11.5.16.2.5 UHS–I SDR50 模式
            6. 7.11.5.16.2.6 UHS–I DDR50 模式
            7. 7.11.5.16.2.7 UHS–I SDR104 模式
        17. 7.11.5.17 OLDI
          1. 7.11.5.17.1 OLDI0 开关特性
        18. 7.11.5.18 OSPI
          1. 7.11.5.18.1 OSPI0 PHY 模式
            1. 7.11.5.18.1.1 具有 PHY 数据训练的 OSPI0
            2. 7.11.5.18.1.2 无数据训练的 OSPI0
              1. 7.11.5.18.1.2.1 OSPI0 PHY SDR 时序
              2. 7.11.5.18.1.2.2 OSPI0 PHY DDR 时序
          2. 7.11.5.18.2 OSPI0 Tap 模式
            1. 7.11.5.18.2.1 OSPI0 Tap SDR 时序
            2. 7.11.5.18.2.2 OSPI0 Tap DDR 时序
        19. 7.11.5.19 PRUSS
          1. 7.11.5.19.1 PRUSS 可编程实时单元 (PRU)
            1. 7.11.5.19.1.1 PRUSS PRU 直接输出模式时序
            2. 7.11.5.19.1.2 PRUSS PRU 并行捕获模式时序
            3. 7.11.5.19.1.3 PRUSS PRU 移位模式时序
          2. 7.11.5.19.2 PRUSS 工业以太网外设 (IEP)
            1. 7.11.5.19.2.1 PRUSS IEP 时序
          3. 7.11.5.19.3 PRUSS 通用异步接收器/发送器 (UART)
            1. 7.11.5.19.3.1 PRUSS UART 时序
          4. 7.11.5.19.4 PRUSS 增强型捕获外设 (ECAP)
            1. 7.11.5.19.4.1 PRUSS ECAP 时序
        20. 7.11.5.20 计时器
        21. 7.11.5.21 UART
        22. 7.11.5.22 USB
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 处理器子系统
      1. 8.2.1 Arm Cortex-A53 子系统
      2. 8.2.2 器件/电源管理器
      3. 8.2.3 Arm Cortex-M4F
    3. 8.3 加速器和协处理器
      1. 8.3.1 图形处理单元 (GPU)
      2. 8.3.2 可编程实时单元子系统 (PRUSS)
    4. 8.4 其他子系统
      1. 8.4.1 双时钟比较器 (DCC)
      2. 8.4.2 数据移动子系统 (DMSS)
      3. 8.4.3 存储器循环冗余校验 (MCRC)
      4. 8.4.4 外设 DMA 控制器 (PDMA)
      5. 8.4.5 实时时钟 (RTC)
    5. 8.5 外设
      1. 8.5.1  千兆位以太网交换机 (CPSW3G)
      2. 8.5.2  摄像头流媒体接口接收器 (CSI_RX_IF)
      3. 8.5.3  DDR 子系统 (DDRSS)
      4. 8.5.4  显示子系统 (DSS)
      5. 8.5.5  增强型捕获 (ECAP)
      6. 8.5.6  错误定位模块 (ELM)
      7. 8.5.7  增强型脉宽调制 (EPWM)
      8. 8.5.8  错误信令模块 (ESM)
      9. 8.5.9  增强型正交编码器脉冲 (EQEP)
      10. 8.5.10 通用接口 (GPIO)
      11. 8.5.11 通用存储器控制器 (GPMC)
      12. 8.5.12 全局时基计数器 (GTC)
      13. 8.5.13 内部集成电路 (I2C)
      14. 8.5.14 模块化控制器局域网 (MCAN)
      15. 8.5.15 多通道音频串行端口 (MCASP)
      16. 8.5.16 多通道串行外设接口 (MCSPI)
      17. 8.5.17 多媒体卡安全数字 (MMCSD)
      18. 8.5.18 八进制串行外设接口 (OSPI)
      19. 8.5.19 计时器
      20. 8.5.20 通用异步收发器 (UART)
      21. 8.5.21 通用串行总线子系统 (USBSS)
  10. 9 应用、实现和布局
    1. 9.1 器件连接和布局基本准则
      1. 9.1.1 电源
        1. 9.1.1.1 电源设计
        2. 9.1.1.2 配电网络实施指南
      2. 9.1.2 外部振荡器
      3. 9.1.3 JTAG、仿真和跟踪
      4. 9.1.4 复位
      5. 9.1.5 未使用的引脚
    2. 9.2 外设和接口的相关设计信息
      1. 9.2.1 DDR 电路板设计和布局布线指南
      2. 9.2.2 OSPI/QSPI/SPI 电路板设计和布局指南
        1. 9.2.2.1 无环回、内部 PHY 环回和内部焊盘环回
        2. 9.2.2.2 外部电路板环回
        3. 9.2.2.3 DQS（仅适用于八路 SPI 器件）
      3. 9.2.3 USB VBUS 设计指南
      4. 9.2.4 系统电源监测设计指南
      5. 9.2.5 高速差分信号布线指南
      6. 9.2.6 散热解决方案指导
  11. 10器件和文档支持
    1. 10.1 器件命名规则
      1. 10.1.1 标准封装编号法
      2. 10.1.2 器件命名约定
    2. 10.2 工具与软件
    3. 10.3 文档支持
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息
7.11.5.1.3 CPSW3G RGMII 时序

表 7-33、表 7-34、表 7-35、图 7-30、表 7-36、表 7-37 和图 7-31 展示了 CPSW3G RGMII 的时序条件、要求和开关特性。

表 7-33 CPSW3G RGMII 时序条件
参数 最小值 最大值 单位
输入条件
SRI 输入压摆率 2.64 5 V/ns
输出条件
CL 输出负载电容 2 20 pF
PCB 连接要求
td(Trace Mismatch Delay) 所有引线之间的传播延迟不匹配 RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 50 ps
RGMII[x]_TXC、RGMII[x]_TD[3:0]、RGMII[x]_TX_CTL 50 ps
表 7-34 RGMII[x]_RXC 时序要求 – RGMII 模式 请参阅图 7-30
编号 参数 说明 模式 最小值 最大值 单位
RGMII1 tc(RXC) 周期时间，RGMII[x]_RXC 10Mbps 360 440 ns
100Mbps 36 44 ns
1000Mbps 7.2 8.8 ns
RGMII2 tw(RXCH) 脉冲持续时间，RGMII[x]_RXC 高电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
RGMII3 tw(RXCL) 脉冲持续时间，RGMII[x]_RXC 低电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
表 7-35 RGMII[x]_RD[3:0] 和 RGMII[x]_RX_CTL 时序要求 – RGMII 模式 请参阅图 7-30
编号 参数 说明 模式 最小值 最大值 单位
RGMII4 tsu(RD-RXC) 建立时间，在 RGMII[x]_RXC 高电平/低电平之前 RGMII[x]_RD[3:0] 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
tsu(RX_CTL-RXC) 建立时间，在 RGMII[x]_RXC 高电平/低电平之前 RGMII[x]_RX_CTL 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
RGMII5 th(RXC-RD) 保持时间，在 RGMII[x]_RXC 高电平/低电平之后 RGMII[x]_RD[3:0] 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
th(RXC-RX_CTL) 保持时间，在 RGMII[x]_RXC 高电平/低电平之后 RGMII[x]_RX_CTL 有效 10Mbps 1 ns
100Mbps 1 ns
1000Mbps 1 ns
AM625 AM625-Q1 AM623 AM620-Q1 CPSW3G RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 时序要求 - RGMII 模式
A. RGMII[x]_RXC 必须相对于数据和控制引脚进行外部延迟。
B. 使用时钟的两个边沿接收数据和控制信息。RGMII[x]_RD[3:0] 在 RGMII[x]_RXC 的上升沿承载数据位 3-0，在 RGMII[x]_RXC 的下降沿承载数据位 7-4。类似地，RGMII[x]_RX_CTL 在 RGMII[x]_RXC 的上升沿承载 RXDV，在 RGMII[x]_RXC 的下降沿承载 RXERR。
图 7-30 CPSW3G RGMII[x]_RXC、RGMII[x]_RD[3:0]、RGMII[x]_RX_CTL 时序要求 - RGMII 模式
表 7-36 RGMII[x]_TXC 开关特性 – RGMII 模式 请参阅图 7-31
编号 参数 说明 模式 最小值 最大值 单位
RGMII6 tc(TXC) 周期时间，RGMII[x]_TXC 10Mbps 360 440 ns
100Mbps 36 44 ns
1000Mbps 7.2 8.8 ns
RGMII7 tw(TXCH) 脉冲持续时间，RGMII[x]_TXC 高电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
RGMII8 tw(TXCL) 脉冲持续时间，RGMII[x]_TXC 低电平 10Mbps 160 240 ns
100Mbps 16 24 ns
1000Mbps 3.6 4.4 ns
表 7-37 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 – RGMII 模式 请参阅图 7-31
编号 参数 说明 模式 最小值 最大值 单位
RGMII9 tosu(TD-TXC) 输出建立时间(1)，RGMII[x]_TD[3:0] 有效至 RGMII[x]_TXC 高电平/低电平 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
tosu(TX_CTL-TXC) 输出建立时间(1)，RGMII[x]_TX_CTL 有效至 RGMII[x]_TXC 高电平/低电平 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
RGMII10 toh(TXC-TD) 输出保持时间(1)，RGMII[x]_TD[3:0] 在 RGMII[x]_TXC 高电平/低电平之后有效 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
toh(TXC-TX_CTL) 输出保持时间(1)，RGMII[x]_TX_CTL 在 RGMII[x]_TXC 高电平/低电平之后有效 10Mbps 1.2 ns
100Mbps 1.2 ns
1000Mbps 1.2 ns
(1) 输出建立/保持时间定义了发送数据和控制输出相对于发送时钟输出的延迟关系，但该输出关系被表示为提供给所连接的接收器的最小建立/保持时间。该方法符合 RGMII 规范中定义输出时序关系的方式。
AM625 AM625-Q1 AM623 AM620-Q1 CPSW3G RGMII[x]_TXC、RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
A. TXC 在驱动至 RGMII[x]_TXC 引脚之前会在内部延迟。该内部延迟始终启用。
B. 使用时钟的两个边沿接收数据和控制信息。RGMII[x]_TD[3:0] 在 RGMII[x]_TXC 的上升沿承载数据位 3-0，在 RGMII[x]_TXC 的下降沿承载数据位 7-4。类似地，RGMII[x]_TX_CTL 在 RGMII[x]_TXC 的上升沿承载 TXEN，在 RGMII[x]_TXC 的下降沿承载 TXERR。
图 7-31 CPSW3G RGMII[x]_TXC、RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
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