ZHCU712B april 2020 – july 2023
文件:clb_ex31_tdm_serial_port.c
有关此示例的详细说明,请参阅:如何使用可配置逻辑块 (CLB) 实施定制串行接口应用手册 (SPRAD62)。
在此示例中,使用单个 CLB 逻辑块输入 TDM 流并生成 TDM 输出流。当接收到四个 32 位字时,CLB 会生成一个 CPU 中断。CPU 可以将四个 32 位值加载到 CLB FIFO 中以进行发送。CLB 和 CPU 配置为以其最大速度运行。
此示例仅在 CLB 类型 2 及更高版本的 C2000 MCU 器件上可用。
外部 连接
TDM 输入信号 GPIO 引脚 FSYNC_IN GPIO00 BCLK_IN GPIO01 DATA1_IN GPIO02
TDM 输出信号 GPIO 引脚 FSYNC_OUT GPIO04 BCLK_OUT GPIO05 DATA1_OUT GPIO06