使用多个数据转换器的信号链必须具有同步的时钟，以便确保数据转换器的所有采样实例都一致。但是，对于基于 JESD204B 的数据转换器，以下器件同步要求对于性能至关重要：

• 低相位噪声 ADC 采样时钟 (DEVCLK) 生成
• 每个数据转换器的相位对齐器件时钟
• 以适当的时序裕量生成和捕捉 SYSREF 信号
• 通过适当的弹性缓冲器释放点实现确定性延迟

ADC 和 FPGA 之间无需长度匹配的 SERDES 通道。JESD204B 的同步方法会吸收延迟变化。