ZHCU760 March   2023

 

  1.   说明
  2.   资源
  3.   特性
  4.   应用
  5.   5
  6. 1系统说明
    1. 1.1 关键系统规格
  7. 2系统概述
    1. 2.1 设计方框图
    2. 2.2 重点米6体育平台手机版_好二三四
      1. 2.2.1 LMK04832-SP
      2. 2.2.2 LMX2615-SP
      3. 2.2.3 CDCLVP111-SP
      4. 2.2.4 ADC12DJ3200QML-SP
    3. 2.3 设计步骤
      1. 2.3.1 多种 JESD204B 同步要求
      2. 2.3.2 时钟树设计
        1. 2.3.2.1 时钟频率规划
        2. 2.3.2.2 时钟树元件
          1. 2.3.2.2.1 时钟基准
          2. 2.3.2.2.2 时钟基准缓冲器
          3. 2.3.2.2.3 时钟分配
          4. 2.3.2.2.4 频率合成
        3. 2.3.2.3 相位延迟调整选项
        4. 2.3.2.4 相位噪声优化
        5. 2.3.2.5 单粒子效应 (SEE) 注意事项
        6. 2.3.2.6 扩展 MIMO 系统的时钟树
      3. 2.3.3 电源管理
        1. 2.3.3.1 电源设计注意事项
        2. 2.3.3.2 耐辐射（防辐射）电源树
          1. 2.3.3.2.1 耐辐射 (RHA) 负载开关
          2. 2.3.3.2.2 耐辐射 (RHA) 直流/直流降压转换器
          3. 2.3.3.2.3 耐辐射 (RHA) 低压降 (LDO) 稳压器
            1. 2.3.3.2.3.1 3.3V 线性稳压器
            2. 2.3.3.2.3.2 4.5V 线性稳压器
        3. 2.3.3.3 过流检测电路
  8. 3硬件和软件入门
    1. 3.1 硬件配置
      1. 3.1.1 时钟板设置
        1. 3.1.1.1 电源
        2. 3.1.1.2 输入基准信号
        3. 3.1.1.3 输入同步信号
        4. 3.1.1.4 输出信号
        5. 3.1.1.5 编程接口
        6. 3.1.1.6 FMC+ 适配器板设置
        7. 3.1.1.7 ADC12DJ3200 EVM 设置
        8. 3.1.1.8 TSW14J57EVM 设置
        9. 3.1.1.9 多通道同步设置
    2. 3.2 软件
      1. 3.2.1 所需软件
      2. 3.2.2 时钟板编程序列
      3. 3.2.3 ADC12DJ3200CVAL EVM 编程序列
      4. 3.2.4 TSW14J57EVM 评估编程序列
  9. 4测试和结果
    1. 4.1 测试设置
    2. 4.2 结果
      1. 4.2.1 相位噪声测量结果
      2. 4.2.2 多通道时钟相位对齐
      3. 4.2.3 信号链性能
      4. 4.2.4 通道间偏斜测量
    3. 4.3 总结与结论
  10. 5设计和文档支持
    1. 5.1 设计支持
      1. 5.1.1 原理图
      2. 5.1.2 物料清单
    2. 5.2 文档支持
    3. 5.3 支持资源
    4. 5.4 商标
  11. 6关于作者
    1. 6.1 鸣谢

2.3.2.4 相位噪声优化

模拟信号链性能取决于时钟的相位噪声和抖动性能，这会影响数据转换器的 SNR、ENOB 和 SFDR。因此，应优化时钟的相位噪声以实现最低抖动。

可使用 PLLatinum™ 仿真工具对 LMX2615-SP 优化型环路滤波器进行编程，尽可能地降低相位噪声。在此设计中，环路滤波器与 LMX2615-SP EVM 元件保持相同。

表 2-2 LMX2615-SP 设计参数
参数值
VCO 增益132 MHz/V

环路带宽

285 kHz

相位裕度

65 度

C1_LF

390nF

C2_LF

68nF

C3_LF

进行中

C4_LF

1.8nF

R2

68Ω

R3_LF

0Ω

R4_LF

18Ω

电荷泵增益

15mA

相位检测器频率

200MHz

VCO 频率

为 15GHz 精心设计，但适用于整个频率范围

ADC SNR 性能会因外部时钟抖动和内部 ADC 孔径抖动而降低。ADC 的 SNR 受总抖动限制，计算公式如下：

方程式 1. SNRADC=-20×log⁡2×π×finput×tjitterdBc

为了计算 ADC12DJ3200-SP 在时钟性能方面的 SNR 性能，TI 提供了一款工具，其中包含 ADC 的抖动和 SNR 计算器 (JITTER-SNR-CALC)。图 2-7 是包含计算结果的屏幕截图：

GUID-20221202-SS0I-RD1X-TJCW-SQCCPVHX4GVM-low.png图 2-7 抖动至 SNR 工具屏幕截图

图 2-8 和图 2-9 展示了相关的 SNR 图。


GUID-20221202-SS0I-DJNX-MNHH-BBZPTPKBM6TN-low.svg

图 2-8 SNR 与 TJ 间的关系

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图 2-9 SNR 与 FIN 间的关系
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