ZHCU760 March 2023
该电路板上符合 JESD204B 标准的时钟输出将提供给 ADC12DJ3200QML-SP。由于 ADC 的 SNR 直接受时钟抖动的影响，因此使用 ADC 来分析时钟板的性能。ADC12DJ3200QML-SP 的时钟频率最高可达 3.2GHz。LMK04832-SP 配置为单 PLL 模式(PLL2)，可生成 SYSREF_REQ 和 SYNC 信号并提供给 LMX2615-SP 器件。此参考设计中的 LMK04832-SP 还用于通过 FMC+ 适配器板为 TSW14J57采集卡提供 FPGA 参考时钟、内核时钟和 SYSREF。时钟基准和内核时钟频率均为 160MHz，SYSREF 频率为 20MHz。适配器板还提供数据转换器 EVM 和采集卡之间的接口，同时还将 ADC 数据通道连接到 FPGA。
ADC12DJ3200EVMCVAL 在双通道模式 (JMODE3) 下运行，该模式下仅提供一个通道的输入，并捕捉来自相应 ADC 内核的输出。LMK61E2 通过 CDCLVP111-SP 向 LMX2615-SP 射频 PLL 时钟合成器器件提供 100MHz 的输入基准频率。相位检测器频率也更改为 100MHz。ADC 输入端提供了多种输入信号用于 SNR 测量，结果如节 4“测试和结果”中所示。
| 时钟基准 | LMK04832-SP 时钟 PLL2 模式 | LMX2615-SP PLL 合成器 | ADC 时钟 | FPGA 时钟 |
|---|---|---|---|---|
| 已选择时钟基准 | 列出时钟输入/输出 | 时钟输入和时钟输出 | 时钟输入/输出 | 时钟输入/输出 |
其他选项：
| 输入 REF (OSCin) – 100MHz 输出时钟： CLKout1 – LMX2615-1 SYSREF_REQ1 (20MHz) CLKout3 – LMX2615-2 SYSREF_REQ2 (20MHz) CLKout4 – FPGA2 REFCLK CLKout5 – LMX2615-1 SYNC1 CLKout6 – FPGA2 CORECLK CLKout7 – FPGA2 SYSREF CLKout8 – FPGA1 CORECLK CLKout9 – FPGA1 SYSREF CLKout10 – FPGA1 REFCLK CLKout11 – LMX2615-2 SYNC2 | LMX2615-1： 输入 REF (OSCin) – 100MHz SYNC - SYNC1 SYSREFREQ - SYSREF_REQ1 输出时钟： RFoutA1 – ADC1 CLK RFoutB1 – ADC1 SYSREF LMX2615-2： 输入 REF (OSCin) – 100MHz SYNC – SYNC2 SYSREFREQ – SYSREF_REQ2 输出时钟： RFoutA2 – ADC2 CLK RFoutB2 – ADC2 SYSREF | 采样时钟：3.2GHz SYSREF – 20MHz | FPGA REFCLK – 160MHz FPGA CORECLK – 160MHz FPGA SYSREF – 20MHz |