在 JESD204B 系统环境中，从 JESD204B TX 块到 RX 块的数据传输以多帧的形式进行。这些多帧与本地多帧时钟 (LMFC) 的边沿对齐，LMFC 位于 JESD204B RX 和 TX 块内部。在需要确定性延迟和多器件同步的应用中，LMFC 的概念和相关的对齐要求至关重要。为了实现确定性延迟和/或多器件同步，需要确保 JESD204B 系统环境中每个 JESD204B 器件的 LMFC 对齐。每个 JESD204B 器件的 LMFC 通过 SYSREF 信号对齐，而 SYSREF 信号是从整个 JESD204B 系统的公共源全局生成的。在系统中所有器件的 LMFC 对齐后，各个器件将同步，并且数据传输会以相同的速率同时进行。图 2-2 展示了多个 JESD204B 器件同步的典型设置。时钟源的这种同步需要：

1. 相位对齐器件时钟，每个 ADC12DJ3200-SP 器件上的采样时钟 (DCLK)
2. 到每个 DCLK 的同相 SYSREF，可满足 ADC 的 SYSREF 设置和保持时间
3. 同相 FPGA CLK 和 FPGA SYSREF，如果系统中使用多个 FPGA

在此设计中，ADC12DJ3200-SP 以 3.2GHz 的最高采样时钟在 JMODE3 中运行。根据 ADC12DJ3200-SP 数据表计算，所需的 FPGA 时钟为 160MHz，SYSREF 频率为 20MHz。这些数据均由建议的时钟设计 TIDA-010191 生成。

图 2-2 多个 JESD204B 和 JESD204C 器件同步的典型设置