ZHCU872E March 2022 – January 2024
除了主时钟之外，SoC 的 SERDES 参考时钟来自通用处理器板上的时钟发生器 (CDCI6214)。所有这些时钟的频率均为 100MHz，具有 HCSL 电平，用于 SoC 的 SERDES 参考时钟输入。CDCI6214 芯片的编程是通过 J721E SoC 的 I2C0 端口完成的。
共有两个 CDCI6214 时钟发生器可用于将 SERDES 参考时钟提供给 SoC。CDCI1 (U22) 默认不与 I2C0 端口相连。CDCI1 (U22) 的时钟是通过工厂编程配置导出的。
仅需要对 CDCI2 (U17) 进行 I2C 编程，以获得每个通道所需的时钟输出。每个 CDCI 芯片都连接了一个 25MHz 晶体，用于其参考时钟输入。
| 信号/网络名称 | 探测点 | 时钟发生器/通道 | 说明 | 频率 |
|---|---|---|---|---|
| CLKGEN_SERDES1_REFCLK_P/N | R176/R167 | CDCI1/Y1 | SoC SERDES1 的 100MHz HCSL 时钟 | 100MHz |
| CLKGEN_PCIE0_1L_REFCLK_P/N | R143/R142 | CDCI1/Y2 | PCIe0 x1 L 插槽的 100MHz HCSL 时钟 | 100MHz |
| CLKGEN_SERDES0_REFCLK_P/N | R145/R153 | CDCI1/Y3 | SoC SERDES0 的 100MHz HCSL 时钟 | 100MHz |
| CLKGEN_PCIE0_2L_REFCLK_P/N | R168/R177 | CDCI1/Y4 | PCIe0 x2 L 插槽的 100MHz HCSL 时钟 | 100MHz |
| CLKGEN_SERDES2_REFCLK_P/N | R158/R157 | CDCI2/Y1 | SoC SERDES2 的 100MHz HCSL 时钟 | 100MHz |
| CLKGEN_USB_REFCLK_P/N | R160/R159 | CDCI2/Y2 | SoC USB 的 100MHz HCSL 时钟 | 100MHz |
| QSGMII_PHY_REFCLK_P/N | C108/C109 | CDCI2/Y3 | 以太网扩展板的 125MHz LVDS 时钟 | 125MHz |
| CLKGEN_PCIE2_2L_REFCLK_P/N | R123/R124 | CDCI2/Y4 | PCIe M.2 插槽的 100MHz HCSL 时钟 | 100MHz |
PCIe x1、x2 和 M.2 插槽的 PCIe 参考时钟也来自 CDCI 时钟发生器。