ZHCU933A April 2022 – September 2022
3.2 ADC 输入时钟 (CLK) 选项
凭借板载振荡器、时钟分频器和外部连接器，ADS1285EVM-PDK 成为可灵活配置的器件。ADC 依靠 CLK 运行，而 CLK 会生成调制器时钟 (fMOD)，并通过以下两种方式之一提供：
- 晶体振荡器和配套的时钟分频器能够针对 ADC 的整个运行范围提供可选频率。
- 板载晶体振荡器 (Y1) 提供标称 8.192MHz 的时钟频率（默认值）
- 分频器 (U6) 将频率降至 4.096MHz
- 用户可使用 J8 在这些频率之间进行选择，并使用分流器将频率直接发送到 CLK
- 当分流器未从晶体振荡器中选择频率时，可以向超小型 A 版 (SMA) 连接器 (J5) 或者向 J7 的引脚 4 或 2 提供外部主时钟。
- 在这种情况下，分流器不得覆盖 J7，这样 CLK 就能连接到任何晶体振荡器信号
- 请务必查看数据表中的有效 CLKIN 输入频率
注： 所有时钟源都被返回到 PHI 连接器 (J6)，使得 GUI SCLK 通信与 CLK 同步。
图 3-2 显示了时钟源的原理图。
图 3-2 CLK 源（原理图）