ZHCUAN9C February   2013  – November 2023 TAS2505 , TAS2505-Q1

 

  1.   1
  2.   商标
  3. 1 TAS2505 器件概述
  4. 2说明
    1. 2.1 典型电路配置
    2. 2.2 具有内部 LDO 的电路配置
  5. 3 TAS2505 应用
    1. 3.1 端子说明
      1. 3.1.1 数字引脚
      2. 3.1.2 模拟引脚
      3. 3.1.3 多功能引脚
      4. 3.1.4 多功能引脚的寄存器设置
    2. 3.2 音频模拟 I/O
    3. 3.3 模拟信号
      1. 3.3.1 模拟输入 AINL 和 AINR
    4. 3.4 音频 DAC 和音频模拟输出
      1. 3.4.1  DAC
        1. 3.4.1.1 DAC 处理块
        2. 3.4.1.2 DAC 处理块 – 信号链详细信息
          1. 3.4.1.2.1 三个双二阶，滤波器 A
          2. 3.4.1.2.2 6 个双二阶、一阶 IIR、滤波器 A 或 B
        3. 3.4.1.3 DAC 用户可编程滤波器
          1. 3.4.1.3.1 一阶 IIR 部分
          2. 3.4.1.3.2 双二阶部分
        4. 3.4.1.4 DAC 内插滤波器特性
          1. 3.4.1.4.1 内插滤波器 A
          2. 3.4.1.4.2 内插滤波器 B
      2. 3.4.2  DAC 增益设置
        1. 3.4.2.1 PowerTune 模式
        2. 3.4.2.2 DAC 数字音量控制
      3. 3.4.3  中断
      4. 3.4.4  对 DAC 数字滤波器系数进行编程
      5. 3.4.5  在播放期间更新 DAC 数字滤波器系数
      6. 3.4.6  数字混合和路由
      7. 3.4.7  模拟音频路由
        1. 3.4.7.1 模拟输出音量控制
        2. 3.4.7.2 耳机模拟输出音量控制
        3. 3.4.7.3 D 类扬声器模拟输出音量控制
      8. 3.4.8  模拟输出
        1. 3.4.8.1 耳机驱动器
        2. 3.4.8.2 扬声器驱动器
      9. 3.4.9  音频输出级电源配置
      10. 3.4.10 5V LDO
      11. 3.4.11 POR
      12. 3.4.12 DAC 设置
    5. 3.5 PowerTune
      1. 3.5.1 PowerTune 模式
        1. 3.5.1.1 DAC - 将 PTM_P1 编程到 PTM_P4
        2. 3.5.1.2 处理块
      2. 3.5.2 DAC 功耗
        1. 3.5.2.1 DAC，单声道，48kHz，最高性能，DVDD = IOVDD = 1.8V，AVDD = 1.8V，SPKVDD = 3.6V
        2. 3.5.2.2 DAC，单声道，最低功耗
        3. 3.5.2.3 DAC，单声道，8kHz，最高性能，DVDD = IOVDD = 1.8V，AVDD = 1.8V，SPKVDD = 3.6 V
        4. 3.5.2.4 DAC，单声道，最低功耗
      3. 3.5.3 扬声器输出功耗
        1. 3.5.3.1 扬声器输出、单声道、48kHz、最高性能、DVDD = IOVDD = 1.8V、AVDD = 1.8V、SPKVDD = 3.6V
        2. 3.5.3.2 扬声器输出、单声道、最低功耗
        3. 3.5.3.3 扬声器输出、单声道、8kHz、最高性能、DVDD = IOVDD = 1.8V、AVDD = 1.8V、SPKVDD = 3.6V
        4. 3.5.3.4 扬声器输出、单声道、最低功耗
      4. 3.5.4 耳机输出功耗
        1. 3.5.4.1 耳机输出、单声道、48kHz、最高性能、DVDD = IOVDD = 1.8V、AVDD = 1.8V、SPKVDD = 3.6V
        2. 3.5.4.2 耳机输出、单声道、最低功耗、DVDD = IOVDD = 1.8V、AVDD = 1.5V、SPKVDD = 3.6V
        3. 3.5.4.3 耳机输出、单声道、8kHz、最高性能、DVDD = IOVDD = 1.8V、AVDD = 1.8V、SPKVDD = 3.6V
        4. 3.5.4.4 耳机输出、单声道、最低功耗、DVDD = IOVDD = 1.8V、AVDD = 1.8V、SPKVDD = 3.6V
    6. 3.6 时钟生成和 PLL
      1. 3.6.1 PLL
        1. 3.6.1.1 PLL 说明
    7. 3.7 数字音频和控制接口
      1. 3.7.1 数字音频接口
        1. 3.7.1.1 右平衡模式
        2. 3.7.1.2 左平衡模式
        3. 3.7.1.3 I2S 模式
        4. 3.7.1.4 DSP 模式
        5. 3.7.1.5 主要和辅助数字音频接口选择
      2. 3.7.2 控制接口
        1. 3.7.2.1 I2C 控制模式
        2. 3.7.2.2 SPI 数字接口
    8. 3.8 电源
      1. 3.8.1 系统级注意事项
        1. 3.8.1.1 所有电源全部来自使用内部 LDO 的单电压轨（2.75V 至 5.5V）
          1. 3.8.1.1.1 待机模式
          2. 3.8.1.1.2 关断模式
        2. 3.8.1.2 由双电压轨供电（2.75V 至 5.5V 和 1.8V）
          1. 3.8.1.2.1 待机模式
          2. 3.8.1.2.2 关断模式
        3. 3.8.1.3 其他电源选项
    9. 3.9 器件特定功能
      1. 3.9.1 中断
  6. 4器件初始化
    1. 4.1 上电序列
      1. 4.1.1 上电序列 1 - 单独的数字和模拟电源
      2. 4.1.2 上电序列 2 - DVDD 的共享 1.8V 模拟电源
    2. 4.2 器件初始化
      1. 4.2.1 通过 RST 引脚和 POR 进行复位
      2. 4.2.2 器件启动锁定时间
      3. 4.2.3 PLL 启动
      4. 4.2.4 功率级复位
      5. 4.2.5 软件断电
      6. 4.2.6 器件共模电压
  7. 5示例设置
    1. 5.1 通过 DAC 和耳机/扬声器输出播放数字数据的示例寄存器设置
    2. 5.2 通过 DAC 和耳机输出播放数字数据的示例寄存器设置
    3. 5.3 通过耳机/扬声器输出播放 AINL 和 AINR 的示例寄存器设置
    4. 5.4 通过耳机输出播放 AINL 和 AINR 的示例寄存器设置
    5. 5.5 通过 DAC 和耳机/扬声器输出以及 3 个可编程双二阶滤波器播放数字数据的示例寄存器设置
    6. 5.6 通过 DAC 和耳机/扬声器输出以及 6 个可编程双二阶滤波器播放数字数据的示例寄存器设置
  8. 6寄存器映射
    1. 6.1 TAS2505 寄存器映射
      1. 6.1.1  控制寄存器，页 0（默认页）：时钟乘法器、分频器、串行接口、标志、中断和 GPIO
      2. 6.1.2  控制寄存器，页 1：DAC 路由、电源控制和 MISC 逻辑相关可编程性
      3. 6.1.3  页 2-43：保留寄存器
      4. 6.1.4  页 44：DAC 可编程系数 RAM
      5. 6.1.5  页 45-52：DAC 可编程系数 RAM
      6. 6.1.6  页 53-61：保留寄存器
      7. 6.1.7  页 62-70：DAC 可编程系数 RAM
      8. 6.1.8  页 71-255：保留寄存器
      9. 6.1.9  DAC 系数 A+B
      10. 6.1.10 DAC 默认值
  9. 7修订历史记录

3.6.1.1 PLL 说明

在 TAS2505 中，PLL_CLK 根据寄存器设置和电源条件支持多种输出时钟。

表 3-15 PLL_CLK 频率范围
AVDDPLL 模式
页 0，寄存器 4，D6		最小 PLL_CLK
频率 (MHz)		最大 PLL_CLK
频率 (MHz)
≥1.5V075110
190119
≥1.65V075130
190130
≥1.80V075140
190150

PLL 可独立于 ADC 和 DAC 模块上电，也可通过将其输出路由到 GPIO 输出来用作通用 PLL。PLL 上电后，PLL_CLK 通常在 10ms 后可用。PLL 输出频率由 J.D 和 R 分频器控制

PLL 分频器位
J页 0，寄存器 6，D(5:0)
D页 0，寄存器 7，D(5:0) 和页 0，寄存器 8，D(7:0)
R页 0，寄存器 5，D(3:0)

D 分频器值为 14 位宽，由 2 个寄存器控制。要正确更新 D 分频器值，必须先对页 0 寄存器 7 进行编程，接着对页 0 寄存器 8 进行编程。除非完成写入页 0 寄存器 8，否则新的 D 值不会生效

编解码器和各种信号处理块的时钟 CODEC_CLKIN 可以从 MCLK 输入、BCLK 输入、GPIO 输入或 PLL_CLK（页 0，寄存器 4，位 D1-D0）生成。

如果 CODEC_CLKIN 来自 PLL，则 PLL 必须先上电并且最后断电。

表 3-16 PLL 示例配置
PLL_CLKIN (MHz)PLLPPLLRPLLJPLLDMDACNDACDOSR
fS = 44.1kHz
2.82241310035128
5.6448135035128
1211756035128
13116350463104
16115292035128
19.2114410035128
4841756035128
fS = 48kHz
2.0481314072128
3.072147072128
4.096137072128
6.144127072128
8.192143044128
12117168072128
16115376072128
19.2114480072128
48417168072128
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