为了降低功耗，最好使用简单的分频器来获得内部音频处理时钟。当输入 MCLK 或其他源时钟不是音频处理时钟的整数倍时，需要使用板载 PLL。TAS2505 分数 PLL 可用于生成内部主时钟，该主时钟用于生成 DAC 和数字效果所需的处理时钟。此 PLL 具有可编程性，能够在系统提供的各种时钟下运行。

PLL 输入支持 512kHz 至 20MHz 的时钟，并且可通过寄存器编程以生成所需采样率和高分辨率。可以通过写入页 0/寄存器 5 位 D7 来开启 PLL。当 PLL 启用时，PLL 输出时钟 PLL_CLK 通过以下公式得出：

方程式 7.

其中

R = 1、2、3、...16（页 0/寄存器 5，默认值 = 1）

J = 1、2、3、...63（页 0/寄存器 6，默认值 = 4）

D = 0、1、2、…9999（页 0/寄存器 7 和 8，默认值 = 0）

P = 1、2、3、...8（页 0/寄存器 5，默认值 = 1）

可通过页 0 寄存器 5 位 D7 开启 PLL。可通过页 0 寄存器 5 位 D6-D4 对变量 P 进行编程。可通过页 0 寄存器 5 位 D3-D0 对变量 R 进行编程。可通过页 0 寄存器 6 位 D5-D0 对变量 J 进行编程。变量 D 为 14 位，可编程到两个寄存器中。MSB 部分可通过页 0 寄存器 7 位 D5–D0 进行编程，LSB 部分可通过页 0 寄存器 8 位 D7–D0 进行编程。要正确更新 D 分频器值，必须先对页 0 寄存器 7 进行编程，接着对页 0 寄存器 8 进行编程。除非完成写入页 0 寄存器 8，否则新的 D 值不会生效。

当 PLL 启用时，必须满足以下条件。

• 当 PLL 启用且 D = 0 时，PLL_CLKIN 必须满足以下条件：
  方程式 8.

  80MHz ≤ (PLL_CLKIN × J.D × R/P) ≤ 110MHz

  方程式 9. 4 ≤ R × J ≤ 259
• 当 PLL 启用且 D ≠ 0 时，PLL_CLKIN 必须满足以下条件：
  方程式 10.
  方程式 11. 80MHz ≤ (PLL_CLKIN × J.D × R/P) ≤ 110MHz
  方程式 12. R = 1