测试图形生成由 VHDL 模块 tpg.vhd 以及子模块tpg_trig.vhd 和 tpg_timing.vhd 提供。VHDL 软件包 tpg_pkg.vhd 为各种测试图形提供测试数据常量。

Apps FPGA 初始化完成后，会定期连续循环 16 个测试图形（测试图形控制 (0x0014) 章节）。修改测试图形控制寄存器的循环间隔字段（测试图形控制 (0x0014)）来更改循环速率。测试图形控制寄存器还提供控制位来禁用图形循环并持续显示所选的测试图形。

当测试图形在初始化后循环时，按下 VC-707 板上的瞬时按钮开关 SW3 可停止图形循环。连续激活 SW3 将选择序列中的下一个测试图形。按下 DLPLCRC910EVM 板上的 Apps FPGA 复位开关会重新初始化 Apps FPGA 和 DLP 组件集并返回自动图形循环。

测试图形发生器提供控制和寻址功能，可将测试图形写入 DMD 数据缓冲区。在 DMD 加载状态机的控制下，从数据缓冲区读取图形并将其发送到 DLPC910。