该器件具有高频功能和极低的抖动特性，可在不降低信噪比的情况下，很好地解决时钟精度、高频数据转换器的问题。4 个高频时钟输出中的每一个输出以及具有更大分频器范围的附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。对于数据转换器时钟应用，务必使时钟的抖动小于数据转换器的孔径抖动。在需要对 4 个以上数据转换器进行时钟控制的应用中，可以使用多个器件开发各种级联架构，以分配所需的所有高频时钟和 SYSREF 信号。凭借其低抖动和低本底噪声，该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是以高于 3GHz 的频率采样时。