ZHCUBV0 March   2024 DLPC964

 

  1.   1
  2.   摘要
  3.   商标
  4. 1概述
    1. 2.1 开始使用
    2. 2.2 特性
    3. 2.3 假设
    4. 2.4 Apps FPGA 硬件目标
  5. 2Apps FPGA 模块
    1. 3.1  Apps FPGA 方框图
    2. 3.2  BPG 模块
    3. 3.3  BRG 模块
      1. 3.3.1 启动信号逻辑
      2. 3.3.2 延时需求逻辑
      3. 3.3.3 已发送/已加载的块数逻辑
    4. 3.4  BRG_ST 模块
    5. 3.5  PGEN 模块
    6. 3.6  PGEN_MCTRL 模块
    7. 3.7  PGEN_SCTRL 模块
    8. 3.8  PGEN_PRM 模块
    9. 3.9  PGEN_ADDR_ROM
    10. 3.10 HSSTOP 模块
    11. 3.11 SSF 模块
    12. 3.12 ENC 模块
    13. 3.13 Xilinx IP
      1. 3.13.1 PGEN_SPBROM_v3
      2. 3.13.2 MAINPLL
      3. 3.13.3 AURORA_APPS_TX_X3LN_CLOCK_MODULE
      4. 3.13.4 AURORA_APPS_TX_X3LN_CHANNEL_WRAPPER
    14. 3.14 参考文档
    15. 3.15 DLPC964 Apps FPGA IO
    16. 3.16 关键定义
  6. 3功能配置
    1. 4.1 启用的块数
    2. 4.2 图形循环启用
      1. 4.2.1 南‌/北翻转
      2. 4.2.2 TPG 图形
      3. 4.2.3 图形模式
      4. 4.2.4 切换模式
      5. 4.2.5 更改 BPG 图形
  7. 4附录
    1. 5.1 Vivado Chipscope 捕获结果
    2. 5.2 DLPC964 Apps 位流加载
      1. 5.2.1 将位流加载到 FPGA 中
      2. 5.2.2 将位流加载到闪存中
    3. 5.3 使用 Aurora 64B/66B 连接到 DLPC964 控制器
      1. 5.3.1 工作原理
      2. 5.3.2 概述
      3. 5.3.3 ‌Aurora 64B/66B TX 内核和 RTL 生成
        1. 5.3.3.1  从 IP Catalog 中选择 Aurora 64B66B
        2. 5.3.3.2  配置 Core Options
        3. 5.3.3.3  信道配置
        4. 5.3.3.4  ‌Shared Logic 选项
        5. 5.3.3.5  生成示例设计文件
        6. 5.3.3.6  RTL 文件列表
        7. 5.3.3.7  单通道 3 信道 Aurora 内核 RTL 包装器
        8. 5.3.3.8  四通道 12 信道顶层 RTL 包装器
        9. 5.3.3.9  块以块控制字开始
        10. 5.3.3.10 块以 DMDLOAD_REQ 完成
        11. 5.3.3.11 DMDLOAD_REQ 建立时间要求
        12. 5.3.3.12 单通道传输模式
        13. 5.3.3.13 DMD 块阵列数据映射
        14. 5.3.3.14 Xilinx IBERT
  8. 5缩略语和首字母缩写词
  9. 6米6体育平台手机版_好二三四 (TI) 相关文档

4.2.2 将位流加载到闪存中

按照以下说明使用 Vivado Lab Solutions 2018.2 通过位流将 DLPC964 Apps 二进制文件加载到闪存中。

注： 点击上面的链接，下载 Vivado Lab Solutions 2018.2。网页加载完毕后，找到已存档的 2018.2 文件夹，然后导航到 Vivado Lab Solutions 2018.2 可下载链接并下载安装文件。
注： 该位流始终在 AMD EVM 上电时加载到 FPGA 中。
  1. 将 Micro USB 的一端插入 AMD EVM，将另一端插入运行 Vivado 的计算机。
  2. 确保将 SW11 设置为 00010（1 = 打开，位置 1 → 位置 5，从左到右）。
    GUID-20231007-SS0I-TBLM-NKPL-BLGJ48KQ5PCW-low.png图 4-9 FPGA 配置模式
  3. 将 SW2 设置为 00000000（1 = 打开，位置 1 → 位置 8，从左到右）。
    GUID-20231009-SS0I-H83M-FVWC-LJ0CCVB9JBS9-low.png图 4-10 GPIO DIP 开关 (VC707)
  4. 在计算机上启动 Vivado Lab Studios 2018.2。
  5. 从主窗口中选择 Open Hardware Manager。
  6. 点击位于硬件管理器左上角的 open target，然后点击 Auto Connect。
    1. 如果 AMD EVM 是唯一插入计算机的 FPGA，则 Vivado 会自动连接到 AMD EVM。否则，此过程会稍微复杂一些。
  7. 右键点击“FPGA”，然后选择 Add Configuration Memory Device。
  8. 找到名为 mt28gu01gaax1e-bpi-x16 的闪存，然后点击 OK。
  9. 再次选择 OK，然后选择配置文件 (appstop.mcs)。
    1. 确保所有其他设置都匹配。
  10. 设置完成后，点击 OK。编程可能需要几分钟时间。
  11. 完成后，对 AMD EVM 下电上电，DLPC964 Apps 位流会自动加载到 AMD EVM 上。
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