1 系统说明

级联时钟分配参考设计使用多个 LMX1204 器件将单个时钟输入分配到 16个时钟输出。该器件的工作频率高达 12.8GHz，支持为高速数据转换器应用进行高频时钟分配。该设计还使用 JESD204B 数字接口协议向数据转换器提供 16 个 SysRef 信号。有 4 个适用于 FPGA 时钟的额外低速时钟输出。该设计还包含对输入时钟信号进行分频或倍频的选项。所有输出均经过同步处理，以保持数据转换器器件阵列内的确定性延迟。