ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1
表 3-4 指定了 FPGA 启动期间的配置和初始化时序。HOST_IRQ 设置为高电平后,FPGA 经配置并准备好在 SPI 接口上接收命令。但是,第一个命令将不会多执行 10ms。
最小值 | 标称值 | 最大值 | 单位 | ||
---|---|---|---|---|---|
tinit(2) | FPGA 配置初始化。1.8V电源至 DONE 上升沿 | 230 | ms | ||
toez | DONE 上升沿至 DMD RESET OEZ 低电平 | 8.5 | ms | ||
tirq(3) | RESET OEZ 低电平至 HOST IRQ 高电平 | 1.15 | ms | ||
tramp(1) | 每个电源的斜坡时间:1.0V、1.8V 和 3.3V(GND 至 90% 基准点) | 0.2 | 50 | ms |