ZHCUBY0B May   2020  – June 2024 DLP2021-Q1 , DLP3021-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
    1. 1.1 用途和范围
  5. 2FPGA 引脚配置和功能
    1. 2.1 DMD 接口
    2. 2.2 光控制
    3. 2.3 通信
    4. 2.4 支持
    5. 2.5 FPGA 专用引脚
    6. 2.6 电源和接地
    7. 2.7 未使用的引脚
  6. 3规格
    1. 3.1 建议运行条件
    2. 3.2 FPGA 功耗
    3. 3.3 主机 SPI 接口时序
    4. 3.4 电源和复位时序
      1. 3.4.1 上电时序
      2. 3.4.2 断电时序
      3. 3.4.3 欠压检测
    5. 3.5 DMD 接口时序
    6. 3.6 闪存存储器接口时序
    7. 3.7 基准时钟时序
    8. 3.8 I2C 接口时序
  7. 4特性描述
    1. 4.1 视频控制器
      1. 4.1.1 视频选项
      2. 4.1.2 示例 1:显示静态图像
      3. 4.1.3 示例 2:重复显示 1 个视频
      4. 4.1.4 示例 3:显示两个视频,然后停止
      5. 4.1.5 示例 4:显示一次 VIdeo,然后一直显示图像
      6. 4.1.6 示例 5:无缝显示 3 个以上视频/图像
    2. 4.2 温度测量
    3. 4.3 PWM 输出
    4. 4.4 主机 IRQ 中断信号
    5. 4.5 视频和图像压缩
  8. 5布局
  9. 6主机命令协议
    1. 6.1 SPI 规格
    2. 6.2 SPI 写入命令
    3. 6.3 SPI 读取命令
  10. 7FPGA 寄存器定义
  11. 8修订历史记录

上电时序

表 3-4 指定了 FPGA 启动期间的配置和初始化时序。HOST_IRQ 设置为高电平后,FPGA 经配置并准备好在 SPI 接口上接收命令。但是,第一个命令将不会多执行 10ms。

表 3-4 上电时序规格
最小值 标称值 最大值 单位
tinit(2) FPGA 配置初始化。1.8V电源至 DONE 上升沿 230 ms
toez DONE 上升沿至 DMD RESET OEZ 低电平 8.5 ms
tirq(3) RESET OEZ 低电平至 HOST IRQ 高电平 1.15 ms
tramp(1) 每个电源的斜坡时间:1.0V、1.8V 和 3.3V(GND 至 90% 基准点) 0.2 50 ms
值基于撰写本文时的可用 FPGA 文档。作为主要来源规格,请参阅特定于器件的 FPGA 数据表。
INITZ 应上拉至 1.8V 以实现最短的启动时间。如果 INITZ 上升沿延迟,则配置将延迟。
HOST IRQ 就绪位将指示 FPGA 已为来自主机的 SPI 通信做好准备。为了实现在启动时将 HOST IRQ 设置为高电平的条件,必须在中断启用屏蔽中设置此位。在启动时,可通过默认配置来自动配置中断启用屏蔽。
DLP3021-Q1 上电时序图图 3-2 上电时序图