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ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1

3.7 基准时钟时序

此设计利用 FPGA 内的 MMCM 模块。

表 3-9 基准时钟时序规格

		最小值	标称值	最大值	单位
f_clock	时钟频率，振荡器输入	39.5	40	40.5	MHz
t_wh	脉冲持续时间，振荡器输入高电平⁽¹⁾	f_clock 的 25%
t_wl	脉冲持续时间，振荡器输入低电平⁽¹⁾	f_clock 的 25%
t_clkjit	时钟周期抖动，振荡器输入⁽¹⁾			50	ps

(1) 值基于撰写本文时的可用 FPGA 文档。请参阅 FPGA 数据表，将其作为 MMCM 规格的主要来源。