ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1
HOST IRQ 是 FPGA 的电平中断输出。多个内部中断源可触发外部中断信号。如果信号为低电平,则清除所有已启用的中断源。如果信号为高电平,则其中一个源是启用的,并且已经触发。三个寄存器用于处理中断源:
FPGA 中断启用用于屏蔽哪个中断源将触发外部 HOST IRQ 信号。例如,如“视频循环完成”启用位设置为 1,则此源将在触发时将 HOST IRQ 设置为高电平。如果设置为 0,则 HOST IRQ 将不会由于此源而设置为高电平。
FPGA 中断设置用于读回当前设置的中断。一旦设置了内部中断源,其将保持设置状态,直到通过写入 FPGA 中断清除寄存器将其清除。
FPGA 中断清除用于在处理后清除中断源。通常情况下,FPGA 中断设置寄存器可以直接写入 FPGA 中断清除寄存器,以便清除所有当前活动中断。然后,主机 MCU 可以根据所设置的中断来确定要采取的操作。
如果触发多个已启用的中断源,则 HOST IRQ 将保持高电平。