5 布局

对于新电路板设计，请确保 FPGA 与闪存存储器接口和 DMD 接口的布线长度正确匹配。

• DMD 时钟和数据
  • 这包括 FPGA 和 DMD 之间与 DCLK 同步的信号，包括 D0-D14、LOADB、SCTRL、RESET_STROBE 和 TRC。这些信号的布线长度匹配要求为 ±50mil。
  • DAD_BUS 和 SAC_BUS 是与 SAC_CLK 同步的。这些信号应彼此在 20mm 以内匹配，但对前一组信号没有匹配要求。
  • DMD_TMS、DMD_TDO、DMD_TDI 与 DMD_TCK 同步，且应彼此在 20mm 以内匹配，但对前一组信号没有匹配要求。
• 闪存时钟和数据
  • 这包括 FPGA 和闪存存储器之间的八个数据信号、时钟、芯片选择和数据选通。这些信号的布线长度匹配要求是 ±15mm。

有关 FPGA 特定布局指南，请参阅 Xilinx 7系列 FPGA PCB 设计指南。