ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1
3.3 主机 SPI 接口时序
表 3-3 主机 SPI 接口时序
| 说明 | 最小值 | 最大值 | 单位 | |
|---|---|---|---|---|
| fclock | 时钟频率，HOST CLK （50% 基准点） |
5 | MHz | |
| tsu | 建立时间 – 在 HOST CLK 捕获边沿之前，HOST MOSI 有效 （50% 基准点） |
0 | ns | |
| th | 保持时间 – 在 HOST CLK 捕获边沿之前，HOST MOSI 有效 （50% 基准点） |
20 | ns | |
| tout | 时钟到数据输出 – 来自 HOST CLK 转换边沿的 HOST MISO （50% 基准点） |
40 | 60 | ns |
图 3-1 主机SPI 接口时序图