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ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1

2.1 DMD 接口

表 2-1 DMD 接口引脚说明

引脚		I/O		说明
名称	编号	电源	类型	说明
D0	L14	1.8V	O	DMD 数据引脚
D1	L13	1.8V	O
D2	J14	1.8V	O
D3	K12	1.8V	O
D4	H12	1.8V	O
D5	K13	1.8V	O
D6	G14	1.8V	O
D7	H14	1.8V	O
D8	H13	1.8V	O
D9	G12	1.8V	O
D10⁽¹⁾	F14	1.8V	O
D11⁽¹⁾	E12	1.8V	O
D12⁽¹⁾	E13	1.8V	O
D13⁽¹⁾	F13	1.8V	O
D14⁽¹⁾	D14	1.8V	O
DCLK	B14	1.8V	O	DMD 数据时钟 (DDR)
TRC	C14	1.8V	O	DMD 数据切换速率控制
LOADB	C13	1.8V	O	DMD 数据加载信号（低电平有效）
SAC 总线	M14	1.8V	O	DMD SAC 总线数据
SAC 时钟	N13	1.8V	O	DMD SAC 总线时钟
DAD 总线	N14	1.8V	O	DMD DAD 总线数据
DMD TDO⁽¹⁾	P12	1.8V	I	DMD 接口测试数据输入。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDO。包括一个内部上拉电阻器。 DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TDI⁽¹⁾	P10	1.8V	O	DMD 接口测试数据输出。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDI。 DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TCK⁽¹⁾	P11	1.8V	O	DMD 接口测试数据输入。连接到 DMD JTAG 接口的信号，以便允许验证接口。此信号连接到 DMD JTAG TDO。 DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
DMD TMS⁽¹⁾	M10	1.8V	O	DMD 接口测试模式。连接到 DMD JTAG 接口的信号，以便允许验证接口。 DMD 设计中未实现 FPGA JTAG 功能。此引脚可保持断开状态。
复位 OEZ	P13	1.8V	O	DMD DAD 输出启用（低电平有效）。当处于三态时，需要连接至 DMD 接口的 1.8V 电源轨的上拉电阻器，以使此信号保持非活动状态。
SCTRL	A13	1.8V	O	DMD 数据串行控制信号
复位选通	M12	1.8V	O	DMD DAD 总线选通

(1) 此引脚不适用于 DLP2021-Q1。