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ZHCUBY0B May 2020 – June 2024 DLP2021-Q1 , DLP3021-Q1

3.5 DMD 接口时序

表 3-7 DMD 接口时序规格

		最小值	标称值	最大值	单位
f_clock	时钟频率，DCLK 和 SAC CLK		80	82	MHz
t_wh	脉冲宽度高电平，DCLK 和 SAC CLK（50% 基准点）	5			ns
t_wl	脉冲宽度低电平，DCLK 和 SAC CLK（50% 基准点）	5			ns
t_t	转换时间，所有信号（20% 至 80% 基准点）	0.5		2.5	ns
t_su	输出建立时间 – 相对于 DCLK 的上升沿和下降沿（50% 基准点）的 D(14:0)、SCTRL、LOADB 和 TRC	1.5			ns
t_h	输出保持时间 – 相对于 DCLK 的上升沿和下降沿（50% 基准点）的 D(14:0)、SCTRL、LOADB 和 TRC	1.5			ns
t_clkdat	时钟到数据输出延迟	-1.5		1.5	ns