CD74HCT4543
- 4.5-V to 5.5-V VCC Operation
- Input Latches for BCD Code Storage
- Blanking Capability
- Phase Input for Complementing Outputs
- Fanout (Over Temperature Range)
- Standard Outputs - 10 LSTTL Loads
- Balanced Propagation Delay and Transition Times
- Significant Power Reduction Compared to LSTTL Logic ICs
- Direct LSTTL input logic compatibility, VIL=0.8 V Maximum, VIH=2 V Minimum
- CMOS Input Compatibility, II 1µA @ VOL, VOH
The CD74HCT4543 high-speed silicon-gate is a BCD-to-7 segment latch/decoder/driver designed primarily for directly driving liquid-crystal displays. While the latch enable (LD) is low, the latches are enabled to store the BCD inputs. When the latch enable is high, the latches are disabled, making the outputs transparent to the BCD inputs. The device has an active-high blanking input (BI) and a phase input (PH) to which a square wave is applied for liquid-crystal applications. This square wave also is applied to the backplane of the liquid-crystal display.
您可能感兴趣的相似米6体育平台手机版_好二三四
功能与比较器件相似
技术文档
未找到结果。请清除搜索并重试。
查看全部 13 类型 | 标题 | 下载最新的英语版本 | 日期 | |||
---|---|---|---|---|---|---|
* | 数据表 | CD74HCT4543 数据表 (Rev. A) | 2003年 4月 7日 | |||
应用手册 | Implications of Slow or Floating CMOS Inputs (Rev. E) | 2021年 7月 26日 | ||||
选择指南 | Logic Guide (Rev. AB) | 2017年 6月 12日 | ||||
应用手册 | Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) | 2015年 12月 2日 | ||||
选择指南 | 逻辑器件指南 2014 (Rev. AA) | 最新英语版本 (Rev.AB) | 2014年 11月 17日 | |||
用户指南 | LOGIC Pocket Data Book (Rev. B) | 2007年 1月 16日 | ||||
应用手册 | Semiconductor Packing Material Electrostatic Discharge (ESD) Protection | 2004年 7月 8日 | ||||
用户指南 | Signal Switch Data Book (Rev. A) | 2003年 11月 14日 | ||||
应用手册 | TI IBIS File Creation, Validation, and Distribution Processes | 2002年 8月 29日 | ||||
应用手册 | CMOS Power Consumption and CPD Calculation (Rev. B) | 1997年 6月 1日 | ||||
应用手册 | 使用逻辑器件进行设计 (Rev. C) | 1997年 6月 1日 | ||||
应用手册 | SN54/74HCT CMOS Logic Family Applications and Restrictions | 1996年 5月 1日 | ||||
应用手册 | Using High Speed CMOS and Advanced CMOS in Systems With Multiple Vcc | 1996年 4月 1日 |
设计和开发
如需其他信息或资源,请点击以下任一标题进入详情页面查看(如有)。
评估板
14-24-LOGIC-EVM — 采用 14 引脚至 24 引脚 D、DB、DGV、DW、DYY、NS 和 PW 封装的逻辑米6体育平台手机版_好二三四通用评估模块
14-24-LOGIC-EVM 评估模块 (EVM) 旨在支持采用 14 引脚至 24 引脚 D、DW、DB、NS、PW、DYY 或 DGV 封装的任何逻辑器件。
封装 | 引脚 | CAD 符号、封装和 3D 模型 |
---|---|---|
PDIP (N) | 16 | Ultra Librarian |
订购和质量
包含信息:
- RoHS
- REACH
- 器件标识
- 引脚镀层/焊球材料
- MSL 等级/回流焊峰值温度
- MTBF/时基故障估算
- 材料成分
- 鉴定摘要
- 持续可靠性监测
包含信息:
- 制造厂地点
- 封装厂地点