CDCL1810A

Name: CDCL1810A
Brand: TI
SKU: CDCL1810A
Price: 5.933 USD

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具有单个输出使能/禁用功能的 1.8V 1:10 高性能差动时钟缓冲器

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Function

Clock buffer, Clock divider

Additive RMS jitter (typ) (fs)

Output frequency (max) (MHz)

650

Number of outputs

Output supply voltage (V)

1.8

Core supply voltage (V)

1.8

Output skew (ps)

Features

I2C interface

Operating temperature range (°C)

-40 to 85

Rating

Catalog

Output type

CML

Input type

LVDS

Function

Clock buffer, Clock divider

Additive RMS jitter (typ) (fs)

Output frequency (max) (MHz)

650

Number of outputs

Output supply voltage (V)

1.8

Core supply voltage (V)

1.8

Output skew (ps)

Features

I2C interface

Operating temperature range (°C)

-40 to 85

Rating

Catalog

Output type

CML

Input type

LVDS

VQFN (RGZ)

49 mm² 7 x 7

1.8V 单电源
具有 10 输出的高性能时钟分配器
低输入输出附加抖动：低至 10fs 均方根 (RMS)
低压差分信令 (LVDS) 输入，100Ω 差分片上端接，频率高达 650MHz
差分电流模式逻辑 (CML) 输出、50Ω 单端片上端接、频率高达 650MHz
两组输出，每组有 5 个且均具有独立的频分比
输出频率可采用 1、2、4、5、8、10、16、20、32、40 和 80 频分比
符合 ANSI TIA/EIA-644-A-2001 LVDS 标准要求
功耗：410mW（典型值）
针对每个输出的输出使能控制
串行数据/串行时钟 (SDA/SCL) 器件管理接口
48 引脚超薄四方扁平无引线 (VQFN) (RGZ) 封装
工业温度范围：-40°C 至 +85°C

应用

针对高速串行解串器 (SERDES) 的时钟分配
针对 1G/10G 以太网、1X/2X/4X/10X 光纤通道、PCI Express、串行 ATA、同步光纤网 (SONET)、通用公共无线接口 (CPRI) 和开放式基站架构联盟 (OBSAI) 等的 SERDES 基准时钟分配
多达 1 到 10 的时钟缓冲和扇出

All trademarks are the property of their respective owners. All trademarks are the property of their respective owners.

1.8V 单电源
具有 10 输出的高性能时钟分配器
低输入输出附加抖动：低至 10fs 均方根 (RMS)
低压差分信令 (LVDS) 输入，100Ω 差分片上端接，频率高达 650MHz
差分电流模式逻辑 (CML) 输出、50Ω 单端片上端接、频率高达 650MHz
两组输出，每组有 5 个且均具有独立的频分比
输出频率可采用 1、2、4、5、8、10、16、20、32、40 和 80 频分比
符合 ANSI TIA/EIA-644-A-2001 LVDS 标准要求
功耗：410mW（典型值）
针对每个输出的输出使能控制
串行数据/串行时钟 (SDA/SCL) 器件管理接口
48 引脚超薄四方扁平无引线 (VQFN) (RGZ) 封装
工业温度范围：-40°C 至 +85°C

应用

针对高速串行解串器 (SERDES) 的时钟分配
针对 1G/10G 以太网、1X/2X/4X/10X 光纤通道、PCI Express、串行 ATA、同步光纤网 (SONET)、通用公共无线接口 (CPRI) 和开放式基站架构联盟 (OBSAI) 等的 SERDES 基准时钟分配
多达 1 到 10 的时钟缓冲和扇出

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CDCL1810A 是一款高性能时钟分配器。可编程分频器（P0 和 P1）为输出输入频率比的设置提供了较高的灵活性：F_OUT = F_IN/P，其中 P（P0 或 P1）= 1、2、4、5、8、10、16、20、32、40、80。

CDCL1810A 支持 1 个差分 LVDS 时钟输入以及总共 10 个差分 CML 输出。 CML 输出为交流耦合时，可兼容 LVDS 接收器。

在认真遵守输入电压摆幅和共模电压限制的情况下，CDCL1810A 可支持中概述的单端时钟输入。

所有器件设置均可通过两线制串口 SDA/SCL 进行编程。该串口只能承受 1.8V 电压。

此器件在 1.8V 电源供电环境下运行，额定工作温度范围为 –40°C 至 +85°C。 CDCL1810A 采用 48 引脚 QFN (RGZ) 封装。

CDCL1810A 支持 1 个差分 LVDS 时钟输入以及总共 10 个差分 CML 输出。 CML 输出为交流耦合时，可兼容 LVDS 接收器。

在认真遵守输入电压摆幅和共模电压限制的情况下，CDCL1810A 可支持中概述的单端时钟输入。

所有器件设置均可通过两线制串口 SDA/SCL 进行编程。该串口只能承受 1.8V 电压。

此器件在 1.8V 电源供电环境下运行，额定工作温度范围为 –40°C 至 +85°C。 CDCL1810A 采用 48 引脚 QFN (RGZ) 封装。

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	类型	标题		下载最新的英语版本		日期
*	数据表	CDCL1810A 1.8V、10 输出高性能时钟分配器数据表	PDF \| HTML	英语版	PDF \| HTML	2015年 1月 12日

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