DATA SHEET
DACxx6xT 具有 2.5V、4PPM/°C 内部基准和 5V TTL I/O 的双路 16 位、14 位、12 位低功耗电压输出 DAC
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1 特性
- 相对精度：16 位时为 4 最低有效位 (LSB) 最大积分非线性 (INL)
- 低毛刺脉冲：0.1nV-s
- 双向基准引脚：输入或 2.5V 输出
- 4ppm/°C 温度漂移（典型值）
- 上电复位至零量程或量程中点
- 低功耗：5V AVDD 时为 4mW
- 宽电源范围：2.7V 至 5.5V
- 带有施密特触发输入的 50MHz 串行外设接口 (SPI)
- LDAC 和 CLR 功能
- 支持轨到轨运行的输出缓冲器
- 与 DAC8562 系列引脚到引脚兼容
- 支持 5V 晶体管晶体管逻辑电路 (TTL) I/O
- 封装：晶圆级小外形无引线 (WSON)-10 (3mm × 3mm)，超薄小外形尺寸 (VSSOP)-10
- 温度范围：-40°C 至 125°C
2 应用
- 便携式仪表
- 可编程逻辑控制器 (PLC) 模拟输出模块
- 双极输出 （第 9.2.2 节）
- 闭环伺服器控制
- 压控振荡器调谐
- 数据采集系统
- 可编程增益和偏移调整
3 说明
DAC856xT、DAC816xT 和 DAC756xT 器件分别为 16 位、14 位和 12 位低功耗电压输出双通道数模转换器 (DAC)。 这些器件包括一个 2.5V、
4ppm/°C 内部基准，从而提供了一个 2.5V 或 5V 的满量程输出电压范围。 此内部基准有一个 ±5mV 的初始精度，并且能够在 VREFIN/VREFOUT引脚上提供或吸收高达 20mA 的电流。
这些器件是单片器件，从而提供了出色的线性并大大降低了有害的代码至代码转换时的瞬态电压（毛刺脉冲）。 它们使用一个运行时钟速率高达 50MHz 的多用途 3 线制串口。 此接口与标准 SPI™， QSPI™， Microwire，以及数字信号处理器 (DSP) 接口兼容。 DACxx62T 器件配有一个上电复位电路，此电路可确保在一个有效代码被写入此器件前，DAC 输出上电并保持零量程，而 DACxx63T 在量程中点上电。 这些器件包含一个断电特性，此特性可将 5V 电压时的流耗减少至 550nA（典型值）。 此低功耗、内部基准和小封装尺寸使得这些器件非常适合于便携式、电池供电运行类设备。
与 DACxx62T 器件一样，DACxx63T 器件之间可互相插接并且功能兼容。 整个系列均提供 VSSOP-10 和 WSON-10 封装。
器件信息(1)
| 器件型号 | 封装 | 封装尺寸（标称值） |
|---|---|---|
| DAC8562T | VSSOP (10)， WSON (10) |
3.00mm × 3.00mm |
| DAC8162T | ||
| DAC7562T |
- 要了解所有可用封装，请见数据表末尾的可订购米6体育平台手机版_好二三四附录。
简化框图
5 Device Comparison Table
| DEVICE | MAXIMUM RELATIVE ACCURACY (LSB) | MAXIMUM DIFFERENTIAL NONLINEARITY (LSB) | MAXIMUM REFERENCE DRIFT (ppm/°C) | RESET TO |
|---|---|---|---|---|
| DAC7562T | ±0.75 | ±0.25 | 10 | Zero |
| DAC7563T | Mid-scale | |||
| DAC8162T | ±3 | ±0.5 | 10 | Zero |
| DAC8163T | Mid-scale | |||
| DAC8562T | ±12 | ±1 | 10 | Zero |
| DAC8563T | Mid-scale |
6 Pin Configuration and Functions
DGS Package
10-Pin VSSOP
(Top View)
DSC Package
10-Pin WSON
(Top View)
1. TI recommends connecting the thermal pad to the ground plane for better thermal dissipation.
Pin Functions
| PIN | I/O | DESCRIPTION | |
|---|---|---|---|
| NAME | NO. | ||
| AVDD | 9 | I | Power-supply input, 2.7 V to 5.5 V |
| CLR | 5 | I | Asynchronous clear input. The CLR input is falling-edge sensitive. On activation of CLR, zero scale (DACxx62T) or mid-scale (DACxx63T) is loaded to all input and DAC registers. This sets the DAC output voltages accordingly. The device exits clear code mode on the 24th falling edge of the next write to the device. Activating CLR during a write sequence aborts the write. |
| DIN | 8 | I | Serial data input. Data are clocked into the 24-bit input shift register on each falling edge of the serial clock input. Schmitt-trigger logic input |
| GND | 3 | — | Ground reference point for all circuitry on the device |
| LDAC | 4 | I | In synchronous mode, data update occurs with the falling edge of the 24th SCLK cycle, which follows a falling edge of SYNC. Such synchronous updates do not require the LDAC, which must be connected to GND permanently or asserted and held low before sending commands to the device. In asynchronous mode, the LDAC pin is used as a negative edge-triggered timing signal for simultaneous DAC updates. Multiple single-channel commands can be written in order to set different channel buffers to desired values and then make a falling edge on the LDAC pin to update the DAC output registers simultaneously. |
| SCLK | 7 | I | Serial clock input. Data can be transferred at rates up to 50 MHz. Schmitt-trigger logic input |
| SYNC | 6 | I | Level-triggered control input (active-low). This input is the frame synchronization signal for the input data. When SYNC goes low, it enables the input shift register, and data are sampled on subsequent falling clock edges. The DAC output updates following the 24th clock falling edge. If SYNC is taken high before the 23rd clock edge, the rising edge of SYNC acts as an interrupt, and the write sequence is ignored by the DAC756xT, DAC816xT, and DAC856xT devices. Schmitt-trigger logic input |
| VOUTA | 1 | O | Analog output voltage from DAC-A |
| VOUTB | 2 | O | Analog output voltage from DAC-B |
| VREFIN/VREFOUT | 10 | I/O | Bidirectional voltage reference pin. If internal reference is used, 2.5-V output. |