ZHCSF96C February   2014  – June 2016 RM57L843

PRODUCTION DATA.  

  1. 1 器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2 修订历史记录
  3. 3 Device Comparison
  4. 4 Terminal Configuration and Functions
    1. 4.1 ZWT BGA Package Ball-Map (337 Terminal Grid Array)
    2. 4.2 Terminal Functions
      1. 4.2.1 ZWT Package
        1. 4.2.1.1  Multibuffered Analog-to-Digital Converters (MibADC)
        2. 4.2.1.2  Enhanced High-End Timer Modules (N2HET)
        3. 4.2.1.3  RAM Trace Port (RTP)
        4. 4.2.1.4  Enhanced Capture Modules (eCAP)
        5. 4.2.1.5  Enhanced Quadrature Encoder Pulse Modules (eQEP)
        6. 4.2.1.6  Enhanced Pulse-Width Modulator Modules (ePWM)
        7. 4.2.1.7  Data Modification Module (DMM)
        8. 4.2.1.8  General-Purpose Input / Output (GIO)
        9. 4.2.1.9  Controller Area Network Controllers (DCAN)
        10. 4.2.1.10 Local Interconnect Network Interface Module (LIN)
        11. 4.2.1.11 Standard Serial Communication Interface (SCI)
        12. 4.2.1.12 Inter-Integrated Circuit Interface Module (I2C)
        13. 4.2.1.13 Multibuffered Serial Peripheral Interface Modules (MibSPI)
        14. 4.2.1.14 Ethernet Controller
        15. 4.2.1.15 External Memory Interface (EMIF)
        16. 4.2.1.16 Embedded Trace Macrocell Interface for Cortex-R5F (ETM-R5)
        17. 4.2.1.17 System Module Interface
        18. 4.2.1.18 Clock Inputs and Outputs
        19. 4.2.1.19 Test and Debug Modules Interface
        20. 4.2.1.20 Flash Supply and Test Pads
        21. 4.2.1.21 Supply for Core Logic: 1.2-V Nominal
        22. 4.2.1.22 Supply for I/O Cells: 3.3-V Nominal
        23. 4.2.1.23 Ground Reference for All Supplies Except VCCAD
        24. 4.2.1.24 Other Supplies
      2. 4.2.2 Multiplexing
        1. 4.2.2.1 Output Multiplexing
          1. 4.2.2.1.1 Notes on Output Multiplexing
        2. 4.2.2.2 Input Multiplexing
          1. 4.2.2.2.1 Notes on Input Multiplexing
          2. 4.2.2.2.2 General Rules for Multiplexing Control Registers
  5. 5 Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Device Recommended Operating Conditions
    5. 5.5  Switching Characteristics over Recommended Operating Conditions for Clock Domains
    6. 5.6  Wait States Required - L2 Memories
    7. 5.7  Power Consumption Summary
    8. 5.8  Input/Output Electrical Characteristics Over Recommended Operating Conditions
    9. 5.9  Thermal Resistance Characteristics for the BGA Package (ZWT)
    10. 5.10 Timing and Switching Characteristics
      1. 5.10.1 Input Timings
      2. 5.10.2 Output Timings
  6. 6 System Information and Electrical Specifications
    1. 6.1  Device Power Domains
    2. 6.2  Voltage Monitor Characteristics
      1. 6.2.1 Important Considerations
      2. 6.2.2 Voltage Monitor Operation
      3. 6.2.3 Supply Filtering
    3. 6.3  Power Sequencing and Power-On Reset
      1. 6.3.1 Power-Up Sequence
      2. 6.3.2 Power-Down Sequence
      3. 6.3.3 Power-On Reset: nPORRST
        1. 6.3.3.1 nPORRST Electrical and Timing Requirements
    4. 6.4  Warm Reset (nRST)
      1. 6.4.1 Causes of Warm Reset
      2. 6.4.2 nRST Timing Requirements
    5. 6.5  ARM Cortex-R5F CPU Information
      1. 6.5.1 Summary of ARM Cortex-R5F CPU Features
      2. 6.5.2 Dual Core Implementation
      3. 6.5.3 Duplicate Clock Tree After GCLK
      4. 6.5.4 ARM Cortex-R5F CPU Compare Module (CCM) for Safety
        1. 6.5.4.1 Signal Compare Operating Modes
          1. 6.5.4.1.1 Active Compare Lockstep Mode
          2. 6.5.4.1.2 Self-Test Mode
          3. 6.5.4.1.3 Error Forcing Mode
          4. 6.5.4.1.4 Self-Test Error Forcing Mode
        2. 6.5.4.2 Bus Inactivity Monitor
        3. 6.5.4.3 CPU Registers Initialization
      5. 6.5.5 CPU Self-Test
        1. 6.5.5.1 Application Sequence for CPU Self-Test
        2. 6.5.5.2 CPU Self-Test Clock Configuration
        3. 6.5.5.3 CPU Self-Test Coverage
      6. 6.5.6 N2HET STC / LBIST Self-Test Coverage
    6. 6.6  Clocks
      1. 6.6.1 Clock Sources
        1. 6.6.1.1 Main Oscillator
          1. 6.6.1.1.1 Timing Requirements for Main Oscillator
        2. 6.6.1.2 Low-Power Oscillator
          1. 6.6.1.2.1 Features
          2. 6.6.1.2.2 LPO Electrical and Timing Specifications
        3. 6.6.1.3 Phase-Locked Loop (PLL) Clock Modules
          1. 6.6.1.3.1 Block Diagram
          2. 6.6.1.3.2 PLL Timing Specifications
        4. 6.6.1.4 External Clock Inputs
      2. 6.6.2 Clock Domains
        1. 6.6.2.1 Clock Domain Descriptions
        2. 6.6.2.2 Mapping of Clock Domains to Device Modules
      3. 6.6.3 Special Clock Source Selection Scheme for VCLKA4_DIVR_EMAC
      4. 6.6.4 Clock Test Mode
    7. 6.7  Clock Monitoring
      1. 6.7.1 Clock Monitor Timings
      2. 6.7.2 External Clock (ECLK) Output Functionality
      3. 6.7.3 Dual Clock Comparators
        1. 6.7.3.1 Features
        2. 6.7.3.2 Mapping of DCC Clock Source Inputs
    8. 6.8  Glitch Filters
    9. 6.9  Device Memory Map
      1. 6.9.1 Memory Map Diagram
      2. 6.9.2 Memory Map Table
      3. 6.9.3 Special Consideration for CPU Access Errors Resulting in Imprecise Aborts
      4. 6.9.4 Master/Slave Access Privileges
        1. 6.9.4.1 Special Notes on Accesses to Certain Slaves
      5. 6.9.5 MasterID to PCRx
      6. 6.9.6 CPU Interconnect Subsystem SDC MMR Port
      7. 6.9.7 Parameter Overlay Module (POM) Considerations
    10. 6.10 Flash Memory
      1. 6.10.1 Flash Memory Configuration
      2. 6.10.2 Main Features of Flash Module
      3. 6.10.3 ECC Protection for Flash Accesses
      4. 6.10.4 Flash Access Speeds
      5. 6.10.5 Flash Program and Erase Timings
        1. 6.10.5.1 Flash Program and Erase Timings for Program Flash
        2. 6.10.5.2 Flash Program and Erase Timings for Data Flash
    11. 6.11 L2RAMW (Level 2 RAM Interface Module)
      1. 6.11.1 L2 SRAM Initialization
    12. 6.12 ECC / Parity Protection for Accesses to Peripheral RAMs
    13. 6.13 On-Chip SRAM Initialization and Testing
      1. 6.13.1 On-Chip SRAM Self-Test Using PBIST
        1. 6.13.1.1 Features
        2. 6.13.1.2 PBIST RAM Groups
      2. 6.13.2 On-Chip SRAM Auto Initialization
    14. 6.14 External Memory Interface (EMIF)
      1. 6.14.1 Features
      2. 6.14.2 Electrical and Timing Specifications
        1. 6.14.2.1 Read Timing (Asynchronous RAM)
        2. 6.14.2.2 Write Timing (Asynchronous RAM)
        3. 6.14.2.3 EMIF Asynchronous Memory Timing
        4. 6.14.2.4 Read Timing (Synchronous RAM)
        5. 6.14.2.5 Write Timing (Synchronous RAM)
        6. 6.14.2.6 EMIF Synchronous Memory Timing
    15. 6.15 Vectored Interrupt Manager
      1. 6.15.1 VIM Features
      2. 6.15.2 Interrupt Generation
      3. 6.15.3 Interrupt Request Assignments
    16. 6.16 ECC Error Event Monitoring and Profiling
      1. 6.16.1 EPC Module Operation
        1. 6.16.1.1 Correctable Error Handling
        2. 6.16.1.2 Uncorrectable Error Handling
    17. 6.17 DMA Controller
      1. 6.17.1 DMA Features
      2. 6.17.2 DMA Transfer Port Assignment
      3. 6.17.3 Default DMA Request Map
      4. 6.17.4 Using a GIO terminal as a DMA Request Input
    18. 6.18 Real-Time Interrupt Module
      1. 6.18.1 Features
      2. 6.18.2 Block Diagrams
      3. 6.18.3 Clock Source Options
      4. 6.18.4 Network Time Synchronization Inputs
    19. 6.19 Error Signaling Module
      1. 6.19.1 ESM Features
      2. 6.19.2 ESM Channel Assignments
    20. 6.20 Reset / Abort / Error Sources
    21. 6.21 Digital Windowed Watchdog
    22. 6.22 Debug Subsystem
      1. 6.22.1  Block Diagram
      2. 6.22.2  Debug Components Memory Map
      3. 6.22.3  Embedded Cross Trigger
      4. 6.22.4  JTAG Identification Code
      5. 6.22.5  Debug ROM
      6. 6.22.6  JTAG Scan Interface Timings
      7. 6.22.7  Advanced JTAG Security Module
      8. 6.22.8  Embedded Trace Macrocell (ETM-R5)
        1. 6.22.8.1 ETM TRACECLKIN Selection
        2. 6.22.8.2 Timing Specifications
      9. 6.22.9  RAM Trace Port (RTP)
        1. 6.22.9.1 RTP Features
        2. 6.22.9.2 Timing Specifications
      10. 6.22.10 Data Modification Module (DMM)
        1. 6.22.10.1 DMM Features
        2. 6.22.10.2 Timing Specifications
      11. 6.22.11 Boundary Scan Chain
  7. 7 Peripheral Information and Electrical Specifications
    1. 7.1  Enhanced Translator PWM Modules (ePWM)
      1. 7.1.1 ePWM Clocking and Reset
      2. 7.1.2 Synchronization of ePWMx Time-Base Counters
      3. 7.1.3 Synchronizing all ePWM Modules to the N2HET1 Module Time Base
      4. 7.1.4 Phase-Locking the Time-Base Clocks of Multiple ePWM Modules
      5. 7.1.5 ePWM Synchronization with External Devices
      6. 7.1.6 ePWM Trip Zones
        1. 7.1.6.1 Trip Zones TZ1n, TZ2n, TZ3n
        2. 7.1.6.2 Trip Zone TZ4n
        3. 7.1.6.3 Trip Zone TZ5n
        4. 7.1.6.4 Trip Zone TZ6n
      7. 7.1.7 Triggering of ADC Start of Conversion Using ePWMx SOCA and SOCB Outputs
      8. 7.1.8 Enhanced Translator-Pulse Width Modulator (ePWMx) Electrical Data/Timing
    2. 7.2  Enhanced Capture Modules (eCAP)
      1. 7.2.1 Clock Enable Control for eCAPx Modules
      2. 7.2.2 PWM Output Capability of eCAPx
      3. 7.2.3 Input Connection to eCAPx Modules
      4. 7.2.4 Enhanced Capture Module (eCAP) Electrical Data/Timing
    3. 7.3  Enhanced Quadrature Encoder (eQEP)
      1. 7.3.1 Clock Enable Control for eQEPx Modules
      2. 7.3.2 Using eQEPx Phase Error to Trip ePWMx Outputs
      3. 7.3.3 Input Connection to eQEPx Modules
      4. 7.3.4 Enhanced Quadrature Encoder Pulse (eQEPx) Timing
    4. 7.4  12-bit Multibuffered Analog-to-Digital Converter (MibADC)
      1. 7.4.1 MibADC Features
      2. 7.4.2 Event Trigger Options
        1. 7.4.2.1 MibADC1 Event Trigger Hookup
        2. 7.4.2.2 MibADC2 Event Trigger Hookup
        3. 7.4.2.3 Controlling ADC1 and ADC2 Event Trigger Options Using SOC Output from ePWM Modules
      3. 7.4.3 ADC Electrical and Timing Specifications
      4. 7.4.4 Performance (Accuracy) Specifications
        1. 7.4.4.1 MibADC Nonlinearity Errors
        2. 7.4.4.2 MibADC Total Error
    5. 7.5  General-Purpose Input/Output
      1. 7.5.1 Features
    6. 7.6  Enhanced High-End Timer (N2HET)
      1. 7.6.1 Features
      2. 7.6.2 N2HET RAM Organization
      3. 7.6.3 Input Timing Specifications
      4. 7.6.4 N2HET1-N2HET2 Interconnections
      5. 7.6.5 N2HET Checking
        1. 7.6.5.1 Internal Monitoring
        2. 7.6.5.2 Output Monitoring using Dual Clock Comparator (DCC)
      6. 7.6.6 Disabling N2HET Outputs
      7. 7.6.7 High-End Timer Transfer Unit (HET-TU)
        1. 7.6.7.1 Features
        2. 7.6.7.2 Trigger Connections
    7. 7.7  Controller Area Network (DCAN)
      1. 7.7.1 Features
      2. 7.7.2 Electrical and Timing Specifications
    8. 7.8  Local Interconnect Network Interface (LIN)
      1. 7.8.1 LIN Features
    9. 7.9  Serial Communication Interface (SCI)
      1. 7.9.1 Features
    10. 7.10 Inter-Integrated Circuit (I2C)
      1. 7.10.1 Features
      2. 7.10.2 I2C I/O Timing Specifications
    11. 7.11 Multibuffered / Standard Serial Peripheral Interface
      1. 7.11.1 Features
      2. 7.11.2 MibSPI Transmit and Receive RAM Organization
      3. 7.11.3 MibSPI Transmit Trigger Events
        1. 7.11.3.1 MIBSPI1 Event Trigger Hookup
        2. 7.11.3.2 MIBSPI2 Event Trigger Hookup
        3. 7.11.3.3 MIBSPI3 Event Trigger Hookup
        4. 7.11.3.4 MIBSPI4 Event Trigger Hookup
        5. 7.11.3.5 MIBSPI5 Event Trigger Hookup
      4. 7.11.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 7.11.5 SPI Slave Mode I/O Timings
    12. 7.12 Ethernet Media Access Controller
      1. 7.12.1 Ethernet MII Electrical and Timing Specifications
      2. 7.12.2 Ethernet RMII Timing
      3. 7.12.3 Management Data Input/Output (MDIO)
  8. 8 Applications, Implementation, and Layout
    1. 8.1 TI Design or Reference Design
  9. 9 Device and Documentation Support
    1. 9.1 Device Support
      1. 9.1.1 Development Support
      2. 9.1.2 Device and Development-Support Tool Nomenclature
    2. 9.2 Documentation Support
      1. 9.2.1 Related Documentation from Texas Instruments
      2. 9.2.2 Receiving Notification of Documentation Updates
      3. 9.2.3 社区资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 Glossary
    6. 9.6 Device Identification
      1. 9.6.1 Device Identification Code Register
      2. 9.6.2 Die Identification Registers
    7. 9.7 Module Certifications
      1. 9.7.1 DCAN Certification
      2. 9.7.2 LIN Certification
        1. 9.7.2.1 LIN Master Mode
        2. 9.7.2.2 LIN Slave Mode - Fixed Baud Rate
        3. 9.7.2.3 LIN Slave Mode - Adaptive Baud Rate
  10. 10Mechanical Data
    1. 10.1 Packaging Information

1 器件概述

1.1 特性

  • 高性能微控制器，适用于安全关键型 应用
    • 双核锁步 CPU，具有 ECC 保护缓存
    • 闪存和 RAM 接口上的 ECC
    • 针对 CPU、高端定时器和片上 RAM 的内置自检
    • 带有错误引脚的错误信令模块 (ESM)
    • 电压和时钟监视
  • ARM®Cortex®- R5F 32 位 RISC CPU
    • 单精度和双精度 FPU
    • 16 区域存储器保护单元 (MPU)
    • 配有 32KB 的指令和 32KB 的数据缓存（支持 ECC）
    • 带有第三方支持的开放式架构
  • 运行条件
    • 高达 MHzMHzMHz330MHz 的 CPU 时钟
    • 内核电源电压(VCC)：1.14V 至 1.32V
    • I/O 电源电压 (VCCIO)：3.0V 至 3.6V
  • 集成存储器
    • 支持 ECC 的 4MB 程序闪存
    • KB512KBKB 的 RAM（支持 ECC）
    • 用于仿真的 EERPOM 的 128KB 数据闪存（支持 ECC）
  • 16 位外部存储器接口 (EMIF)
  • Hercules™通用平台架构
    • 系列间一致的存储器映射
    • 实时中断 (RTI) 定时器（操作系统 (OS) 定时器）
    • 2 个具有向量表 ECC 保护的 128 通道向量中断模块 (VIM)
      • VIM1 和 VIM2 运行在安全锁步模式下
    • 2 个双通道循环冗余校验器 (CRC) 模块
  • 直接存储器访问 (DMA) 控制器
    • 32 个通道和 48 个外设请求
    • 针对控制包 RAM 的 ECC 保护
    • 由专用 MPU 保护的 DMA 访问
  • 内置跳周检测器的调频锁相环 (FMPLL)
  • 独立的非调制 PLL
  • IEEE 1149.1 JTAG，边界扫描和 ARM CoreSight™组件
  • 高级 JTAG 安全模块 (AJSM) 
  • 跟踪和校准功能
    • ETM™、RTP、DMM、POM
  • 多通信接口
    • 10/100Mbps 以太网 MAC (EMAC)
      • IEEE 802.3 兼容（只适用于 3.3V I/O）
      • 支持 MII、RMII 和 MDIO
    • 四个 CAN 控制器 (DCAN) 模块
      • 64 个支持 ECC 保护的邮箱
      • 与 CAN 协议 2.0B 版兼容
    • 2 个内部集成电路 (I2C) 模块
    • 五个多通道缓冲串行外设接口 (MibSPI) 模块
      • MibSPI1：256 个字，支持 ECC 保护
      • 其他 MibSPI：128 个字，支持 ECC 保护
    • 4 个通用异步收发器 (UART) (SCI) 接口，其中 2 个支持本地互连网络 (LIN 2.1)
  • 2 个新一代高端定时器 (N2HET) 模块
    • 每个模块拥有 32 个可编程通道
    • 带有奇偶校验的 256 字指令 RAM
    • 每个 N2HET 都带有硬件角度生成器
    • 每个 N2HET 都带有专用高端定时器传输单元 (HTU)
  • 2 个 12 位多通道缓冲模数转换器 (MibADC) 模块
    • MibADC1：32 通道 + 针对高达 1024 个片外通道的控制
    • MibADC2：25 通道
    • 16 个共享通道
    • 64 个具有奇偶校验保护的结果缓冲器
  • 增强型定时外设
    • 7 个增强型脉宽调制器 (ePWM) 模块
    • 6 个增强型捕捉 (eCAP) 模块
    • 2 个增强型正交编码器脉冲 (eQEP) 模块
  • 3 个片上温度传感器
  • 多达 145 个通用 I/O (GPIO) 引脚
  • 16 个具有外部中断功能的专用 GPIO 引脚
  • 封装
    • 337 焊球栅格阵列 (ZWT) 封装 [绿色环保]

1.2 应用

  • 工业安全 应用范围
    • 工业自动化
    • 工业电机驱动
    • 安全可编程逻辑控制器 (PLC)
    • 发电和配电
    • 涡轮机和风力发动机
    • 电梯和自动扶梯

1.3 说明

RM57L843 器件属于 Hercules RM 系列的高性能基于 ARM® Cortex®-R 的 MCU。该器件配有完备的文档、工具和软件，可协助开发 IEC 61508 功能安全 应用。目前，首先使用 Hercules RM57x LaunchPad 开发套件进行评估。RM57L843 器件具有片上诊断 特性 ，具体包括：锁步中的双 CPU；针对 CPU、N2HET 协处理器以及片上 SRAM 的内置自检 (BIST) 逻辑；L1 缓存、L2 闪存和 SRAM 存储器上的 ECC 保护。此外，该器件还为外设存储器提供了 ECC 或奇偶校验保护，外设 I/O 上具有环回功能。

RM57L843 器件集成有 2 个锁步运行的 ARM Cortex-R5F 浮点 CPU，效率高达 1.66 DMIPS/MHz，经过高达 MHzMHzMHz330MHz 下运行，从而提供高达 DMIPSDMIPS547DMIPSDMIPSDMIPS 的性能。器件支持 小尾数法 [LE] 格式。

RM57L843 器件具有支持单位纠错和双位错误检测功能的 4MB 的集成闪存和 512KB 的数据 RAM 。该器件上的闪存存储器是实现了 64 位宽数据总线接口的可电擦除且可编程的非易失性存储器。对于所有读取、编程和擦除操作，该闪存都工作在 3.3V 电源输入（与 I/O 电源相同的电平）。SRAM 支持字节、半字和字模式的读取/写入访问。

RM57L843 器件 具有 针对实时控制类 应用的外设，包括 2 个 I/O 引脚总数高达 64 的新一代高端定时器 (N2HET) 时序协处理器。

N2HET 是一款高级智能定时器，能够为实时应用提供精密的计时 功能。该定时器为软件控制型，并具有一个专用的定时器微级机和一个连接的 I/O 端口。N2HET 可用于脉宽调制输出、捕捉或比较输入，或 GPIO。N2HET 特别适用于 那些 需要多个传感器信息或者用复杂和准确时间脉冲来驱动致动器的应用。高端定时器传输单元 (HTU) 能够执行 DMA 类型事务来与主存储器之间传输 N2HET 数据。HTU 中内置有存储器保护单元 (MPU)。

增强型脉宽调制器 (ePWM) 模块能够依赖极少的 CPU 开销或干预生成复杂的脉宽波形。ePWM 易于使用，并且支持高侧和低侧 PWM 以及死区生成。ePWM集成有触发区保护并且与片上 MibADC 同步，因此非常适合数字电机控制 应用。

如果系统注重外部事件的准时捕捉，那么增强型捕捉 (eCAP) 模块将是必不可少的。eCAP 还能够用于监控 ePWM 输出，或者在应用无需捕捉时轻松生成 PWM。

增强型正交编码器脉冲 (eQEP) 模块直接连接一个线性或旋转递增编码器，进而从一个高性能运动和位置控制系统中正在旋转的机械中获得位置、方向、和速度信息。

该器件具有 2 个 12 位分辨率 MibADC，共有 41 个通道以及带奇偶校验保护的 64 字缓冲 RAM。MibADC 通道可被独立转换或者可针对特殊转换序列由软件分组转换。16 个通道可在两个 MibADC 间共用。每个 MibADC 均支持 3 个独立的分组。每个序列可在被触发时转换一次，或者通过配置以执行连续转换模式。MibADC 具有一个 10 位模式，可兼容早期器件，并且可在需要提高转换速率时使用。MibADC1 中的一个通道和 MibADC2 中的两个通道可搭配用于转换来自 3 个片上温度传感器的温度测量值。

该器件具有多个通信接口：5 个 MibSPI；4 个 UART (SCI) 接口、其中 2 个支持 LIN； 4 个 CAN； 2 个 I2C 模块；以及 1 个以太网控制器。SPI 为相似的移位寄存器类型器件之间的高速通信提供了一种便捷的串行交互方法。LIN 支持本地互联标准 (LIN 2.1) 并可被用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。DCAN 支持 CAN 2.0B 协议标准并使用串行多主机通信协议，此协议有效支持对最高速率为 1Mbps 的稳健通信实现分布式实时控制。DCAN 非常适用于 那些 嘈杂和恶劣环境中的应用（例如：汽车和工业领域），此类应用需要可靠的串行通信或多路复用布线。 以太网模块支持 MII、RMII 和管理数据 I/O (MDIO) 接口。 I2C 模块是一个多主机通信模块，可为微控制器和与 I2C 兼容的器件之间提供接口（通过 I2C 串行总线）。I2C 模块支持 100kbps 和 400kbps 的速率。

调频锁相环 (FMPLL) 时钟模块会将外部频率基准与一个内部使用的更高频率相乘。全局时钟模块 (GCM) 管理可用时钟源与内部器件时钟域间的映射。

该器件还具有 2 个外部时钟预分频器 (ECP) 模块。ECP 使能时，会在 ECLK1 和 ECLK2 焊球上输出一个连续的外部时钟。ECLK 频率是一个外设接口时钟 (VCLK) 频率的用户可编程比例。这个可被外部监视的低频输出作为此器件运行频率的指示器。

直接存储器访问 (DMA) 控制器具有 32 个通道、48 个外设请求以及对其存储器的 ECC 保护。DMA 内置有 MPU，用于保护存储器免遭错误传输。

错误信令模块 (ESM) 监控片上器件错误并在检测到故障时确定是触发一个中断还是触发一个外部错误引脚/焊球 (nERROR)。可从外部监视 nERROR 信号，作为微控制器内故障条件的指示器。

外部存储器接口 (EMIF) 提供对异步和同步存储器或者其他从器件的存储器扩展。

该器件包含参数覆盖模块，可增强应用代码的调试功能。POM 可将到内部 RAM 或到 EMIF 的闪存访问重新路由，从而避免针对闪存中的参数更新进行重新编程。该功能在实时系统校准过程中特别有用。

该器件实现了若干个接口，可增强应用代码的调试功能。除了内置的 ARM Cortex-R5F CoreSight 调试 特性，还有嵌入式交叉触发器 (ECT) 支持 SoC 内多个触发事件的交互和同步。外部跟踪宏单元 (ETM) 提供程序执行的指令和数据跟踪。为了实现仪器测量的目的，执行了一个 RAM 跟踪端口模块 (RTP) 来支持由 CPU 或者任何其它主控所访问的 RAM 和外设的高速跟踪。 一个数据修改模块 (DMM) 提供向器件内存写入外部数据的功能。RTP 和 DMM 对应用代码的程序执行时间影响非常小。

凭借集成的安全 特性 以及各类通信和控制外设，RM57L843 器件非常适合对安全要求严格 的 高性能实时控制应用。

Table 1-1 器件信息(1)

器件编号 封装 封装尺寸
RM57L843ZWT NFBGA (337) 16.00mm x 16.00mm
(1) 有关这些器件的更多信息，请参见Section 9，机械、封装和可订购信息。

1.4 功能方框图

Figure 1-1可展示器件的功能框图

RM57L843 lockstep_catalog_RM_bd2.gif Figure 1-1 功能方框图
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