ZHCSGW4 June   2017 TMS570LS0714-S

PRODUCTION DATA.  

  1. 1器件概述：TMS570LS0714-S 16 位和 32 位 RISC 闪存微控制器
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2Device Comparison
    1. 2.1 Related Products
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagrams
      1. 3.1.1 PGE QFP Package Pinout (144-Pin)
      2. 3.1.2 PZ QFP Package Pinout (100-Pin)
    2. 3.2 Signal Descriptions
      1. 3.2.1 PGE Package Terminal Functions
        1. 3.2.1.1  Multibuffered Analog-to-Digital Converters (MibADCs)
        2. 3.2.1.2  Enhanced High-End Timer (N2HET) Modules
        3. 3.2.1.3  Enhanced Capture Modules (eCAP)
        4. 3.2.1.4  Enhanced Quadrature Encoder Pulse Modules (eQEP)
        5. 3.2.1.5  Enhanced Pulse-Width Modulator Modules (ePWM)
        6. 3.2.1.6  General-Purpose Input/Output (GIO)
        7. 3.2.1.7  Controller Area Network Controllers (DCAN)
        8. 3.2.1.8  Local Interconnect Network Interface Module (LIN)
        9. 3.2.1.9  Standard Serial Communication Interface (SCI)
        10. 3.2.1.10 Inter-Integrated Circuit Interface Module (I2C)
        11. 3.2.1.11 Standard Serial Peripheral Interface (SPI)
        12. 3.2.1.12 Multibuffered Serial Peripheral Interface Modules (MibSPI)
        13. 3.2.1.13 System Module Interface
        14. 3.2.1.14 Clock Inputs and Outputs
        15. 3.2.1.15 Test and Debug Modules Interface
        16. 3.2.1.16 Flash Supply and Test Pads
        17. 3.2.1.17 Supply for Core Logic: 1.2V nominal
        18. 3.2.1.18 Supply for I/O Cells: 3.3V nominal
        19. 3.2.1.19 Ground Reference for All Supplies Except VCCAD
      2. 3.2.2 PZ Package Terminal Functions
        1. 3.2.2.1  High-End Timer (N2HET) Modules
        2. 3.2.2.2  Enhanced Capture Modules (eCAP)
        3. 3.2.2.3  Enhanced Quadrature Encoder Pulse Modules (eQEP)
        4. 3.2.2.4  Enhanced Pulse-Width Modulator Modules (ePWM)
        5. 3.2.2.5  General-Purpose Input/Output (GIO)
        6. 3.2.2.6  Controller Area Network Interface Modules (DCAN1, DCAN2)
        7. 3.2.2.7  Standard Serial Peripheral Interfaces (SPI2 and SPI4)
        8. 3.2.2.8  Multibuffered Serial Peripheral Interface (MibSPI1 and MibSPI3)
        9. 3.2.2.9  Local Interconnect Network Controller (LIN)
        10. 3.2.2.10 Multibuffered Analog-to-Digital Converter (MibADC)
        11. 3.2.2.11 System Module Interface
        12. 3.2.2.12 Clock Inputs and Outputs
        13. 3.2.2.13 Test and Debug Modules Interface
        14. 3.2.2.14 Flash Supply and Test Pads
        15. 3.2.2.15 Supply for Core Logic: 1.2-V Nominal
        16. 3.2.2.16 Supply for I/O Cells: 3.3-V Nominal
        17. 3.2.2.17 Ground Reference for All Supplies Except VCCAD
    3. 3.3 Pin Multiplexing
      1. 3.3.1 Output Multiplexing
      2. 3.3.2 Multiplexing of Inputs
    4. 3.4 Buffer Type
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Power-On Hours (POH)
    4. 4.4 Recommended Operating Conditions
    5. 4.5 Input/Output Electrical Characteristics Over Recommended Operating Conditions
    6. 4.6 Power Consumption Over Recommended Operating Conditions
    7. 4.7 Thermal Resistance Characteristics
    8. 4.8 Timing and Switching Characteristics
      1. 4.8.1 SYSCLK (Frequencies)
        1. 4.8.1.1 Switching Characteristics over Recommended Operating Conditions for Clock Domains
        2. 4.8.1.2 Wait States Required - PGE and PZ Packages
  5. 5System Information and Electrical Specifications
    1. 5.1  Device Power Domains
    2. 5.2  Voltage Monitor Characteristics
      1. 5.2.1 Important Considerations
      2. 5.2.2 Voltage Monitor Operation
      3. 5.2.3 Supply Filtering
    3. 5.3  Power Sequencing and Power-On Reset
      1. 5.3.1 Power-Up Sequence
      2. 5.3.2 Power-Down Sequence
      3. 5.3.3 Power-On Reset: nPORRST
        1. 5.3.3.1 nPORRST Electrical and Timing Requirements
    4. 5.4  Warm Reset (nRST)
      1. 5.4.1 Causes of Warm Reset
      2. 5.4.2 nRST Timing Requirements
    5. 5.5  ARM Cortex-R4F CPU Information
      1. 5.5.1 Summary of ARM Cortex-R4F CPU Features
      2. 5.5.2 ARM Cortex-R4F CPU Features Enabled by Software
      3. 5.5.3 Dual Core Implementation
      4. 5.5.4 Duplicate Clock Tree After GCLK
      5. 5.5.5 ARM Cortex-R4F CPU Compare Module (CCM) for Safety
      6. 5.5.6 CPU Self-Test
        1. 5.5.6.1 Application Sequence for CPU Self-Test
        2. 5.5.6.2 CPU Self-Test Clock Configuration
        3. 5.5.6.3 CPU Self-Test Coverage
    6. 5.6  Clocks
      1. 5.6.1 Clock Sources
        1. 5.6.1.1 Main Oscillator
          1. 5.6.1.1.1 Timing Requirements for Main Oscillator
        2. 5.6.1.2 Low-Power Oscillator
          1. 5.6.1.2.1 Features
          2. 5.6.1.2.2 LPO Electrical and Timing Specifications
        3. 5.6.1.3 Phase-Locked Loop (PLL) Clock Module
          1. 5.6.1.3.1 Block Diagram
          2. 5.6.1.3.2 PLL Timing Specifications
        4. 5.6.1.4 External Clock Inputs
      2. 5.6.2 Clock Domains
        1. 5.6.2.1 Clock Domain Descriptions
        2. 5.6.2.2 Mapping of Clock Domains to Device Modules
      3. 5.6.3 Clock Test Mode
    7. 5.7  Clock Monitoring
      1. 5.7.1 Clock Monitor Timings
      2. 5.7.2 External Clock (ECLK) Output Functionality
      3. 5.7.3 Dual Clock Comparators
        1. 5.7.3.1 Features
        2. 5.7.3.2 Mapping of DCC Clock Source Inputs
    8. 5.8  Glitch Filters
    9. 5.9  Device Memory Map
      1. 5.9.1 Memory Map Diagram
      2. 5.9.2 Memory Map Table
      3. 5.9.3 Special Consideration for CPU Access Errors Resulting in Imprecise Aborts
      4. 5.9.4 Master/Slave Access Privileges
      5. 5.9.5 Special Notes on Accesses to Certain Slaves
    10. 5.10 Flash Memory
      1. 5.10.1 Flash Memory Configuration
      2. 5.10.2 Main Features of Flash Module
      3. 5.10.3 ECC Protection for Flash Accesses
      4. 5.10.4 Flash Access Speeds
      5. 5.10.5 Program Flash
      6. 5.10.6 Data Flash
    11. 5.11 Tightly Coupled RAM Interface Module
      1. 5.11.1 Features
      2. 5.11.2 TCRAMW ECC Support
    12. 5.12 Parity Protection for Accesses to Peripheral RAMs
    13. 5.13 On-Chip SRAM Initialization and Testing
      1. 5.13.1 On-Chip SRAM Self-Test Using PBIST
        1. 5.13.1.1 Features
        2. 5.13.1.2 PBIST RAM Groups
      2. 5.13.2 On-Chip SRAM Auto Initialization
    14. 5.14 Vectored Interrupt Manager
      1. 5.14.1 VIM Features
      2. 5.14.2 Interrupt Request Assignments
    15. 5.15 DMA Controller
      1. 5.15.1 DMA Features
      2. 5.15.2 Default DMA Request Map
    16. 5.16 Real-Time Interrupt Module
      1. 5.16.1 Features
      2. 5.16.2 Block Diagrams
      3. 5.16.3 Clock Source Options
      4. 5.16.4 Network Time Synchronization Inputs
    17. 5.17 Error Signaling Module
      1. 5.17.1 ESM Features
      2. 5.17.2 ESM Channel Assignments
    18. 5.18 Reset/Abort/Error Sources
    19. 5.19 Digital Windowed Watchdog
    20. 5.20 Debug Subsystem
      1. 5.20.1 Block Diagram
      2. 5.20.2 Debug Components Memory Map
      3. 5.20.3 JTAG Identification Code
      4. 5.20.4 Debug ROM
      5. 5.20.5 JTAG Scan Interface Timings
      6. 5.20.6 Advanced JTAG Security Module
      7. 5.20.7 Boundary Scan Chain
  6. 6Peripheral Information and Electrical Specifications
    1. 6.1  I/O Timings
      1. 6.1.1 Input Timings
      2. 6.1.2 Output Timings
        1. 6.1.2.1 Low-EMI Output Buffers
    2. 6.2  Enhanced PWM Modules (ePWM)
      1. 6.2.1 ePWM Clocking and Reset
      2. 6.2.2 Synchronization of ePWMx Time-Base Counters
      3. 6.2.3 Synchronizing all ePWM Modules to the N2HET1 Module Time Base
      4. 6.2.4 Phase-Locking the Time-Base Clocks of Multiple ePWM Modules
      5. 6.2.5 ePWM Synchronization with External Devices
      6. 6.2.6 ePWM Trip Zones
        1. 6.2.6.1 Trip Zones TZ1n, TZ2n, TZ3n
        2. 6.2.6.2 Trip Zone TZ4n
        3. 6.2.6.3 Trip Zone TZ5n
        4. 6.2.6.4 Trip Zone TZ6n
      7. 6.2.7 Triggering of ADC Start of Conversion Using ePWMx SOCA and SOCB Outputs
      8. 6.2.8 Enhanced Translator-Pulse Width Modulator (ePWMx) Timings
    3. 6.3  Enhanced Capture Modules (eCAP)
      1. 6.3.1 Clock Enable Control for eCAPx Modules
      2. 6.3.2 PWM Output Capability of eCAPx
      3. 6.3.3 Input Connection to eCAPx Modules
      4. 6.3.4 Enhanced Capture Module (eCAP) Electrical Data/Timing
    4. 6.4  Enhanced Quadrature Encoder (eQEP)
      1. 6.4.1 Clock Enable Control for eQEPx Modules
      2. 6.4.2 Using eQEPx Phase Error to Trip ePWMx Outputs
      3. 6.4.3 Input Connections to eQEPx Modules
      4. 6.4.4 Enhanced Quadrature Encoder Pulse (eQEPx) Timing
    5. 6.5  12-Bit Multibuffered Analog-to-Digital Converter (MibADC)
      1. 6.5.1 Features
      2. 6.5.2 Event Trigger Options
        1. 6.5.2.1 MibADC1 Event Trigger Hookup
        2. 6.5.2.2 MibADC2 Event Trigger Hookup
        3. 6.5.2.3 Controlling ADC1 and ADC2 Event Trigger Options Using SOC Output from ePWM Modules
      3. 6.5.3 ADC Electrical and Timing Specifications
      4. 6.5.4 Performance (Accuracy) Specifications
        1. 6.5.4.1 MibADC Nonlinearity Errors
        2. 6.5.4.2 MibADC Total Error
    6. 6.6  General-Purpose Input/Output
      1. 6.6.1 Features
    7. 6.7  Enhanced High-End Timer (N2HET)
      1. 6.7.1 Features
      2. 6.7.2 N2HET RAM Organization
      3. 6.7.3 Input Timing Specifications
      4. 6.7.4 N2HET1 to N2HET2 Synchronization
      5. 6.7.5 N2HET Checking
        1. 6.7.5.1 Internal Monitoring
        2. 6.7.5.2 Output Monitoring Using Dual Clock Comparator (DCC)
      6. 6.7.6 Disabling N2HET Outputs
      7. 6.7.7 High-End Timer Transfer Unit (HET)
        1. 6.7.7.1 Features
        2. 6.7.7.2 Trigger Connections
    8. 6.8  Controller Area Network (DCAN)
      1. 6.8.1 Features
      2. 6.8.2 Electrical and Timing Specifications
    9. 6.9  Local Interconnect Network Interface (LIN)
      1. 6.9.1 LIN Features
    10. 6.10 Serial Communication Interface (SCI)
      1. 6.10.1 Features
    11. 6.11 Inter-Integrated Circuit (I2C) Module
      1. 6.11.1 Features
      2. 6.11.2 I2C I/O Timing Specifications
    12. 6.12 Multibuffered / Standard Serial Peripheral Interface
      1. 6.12.1 Features
      2. 6.12.2 MibSPI Transmit and Receive RAM Organization
      3. 6.12.3 MibSPI Transmit Trigger Events
        1. 6.12.3.1 MibSPI1 Event Trigger Hookup
        2. 6.12.3.2 MibSPI3 Event Trigger Hookup
        3. 6.12.3.3 MibSPI5 Event Trigger Hookup
      4. 6.12.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 6.12.5 SPI Slave Mode I/O Timings
  7. 7Applications, Implementation, and Layout
    1. 7.1 TI Designs or Reference Designs
  8. 8Device and Documentation Support
    1. 8.1  Getting Started and Next Steps
    2. 8.2  Device and Development-Support Tool Nomenclature
    3. 8.3  Tools and Software
      1. 8.3.1 Kits and Evaluation Modules for Hercules TMS570 MCUs
      2. 8.3.2 Development Tools
      3. 8.3.3 Software
    4. 8.4  Documentation Support
    5. 8.5  Community Resources
    6. 8.6  Additional Community Resources and Forums
    7. 8.7  商标
    8. 8.8  静电放电警告
    9. 8.9  术语表
    10. 8.10 Orderable Part Numbers
    11. 8.11 Device Identification
      1. 8.11.1 Device Identification Code Register
      2. 8.11.2 Die Identification Registers
    12. 8.12 Module Certifications
      1. 8.12.1 DCAN Certification
      2. 8.12.2 LIN Certification
        1. 8.12.2.1 LIN Master Mode
        2. 8.12.2.2 LIN Slave Mode - Fixed Baud Rate
        3. 8.12.2.3 LIN Slave Mode - Adaptive Baud Rate
  9. 9Mechanical Packaging and Orderable Information
    1. 9.1 Packaging Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 器件概述：TMS570LS0714-S 16 位和 32 位 RISC 闪存微控制器

1.1 特性

  • 适用于安全关键型应用的高性能汽车级 微控制器 (MCU)
    • 运行在锁步中的双中央处理单元 (CPU)
    • 闪存和 RAM 接口上的 ECC
    • 适用于 CPU 和片上 RAM 的内置自检 (BIST)
    • 带有错误引脚的错误信令模块
    • 电压和时钟监视
  • ARM® Cortex®-R4F 32 位 RISC CPU
    • 1.66DMIPS/MHz，具有 8 级流水线
    • 单精度和双精度 FPU
    • 12 区域存储器保护单元 (MPU)
    • 带有第三方支持的开放式架构
  • 运行条件
    • 高达 160MHz 系统时钟
    • 内核电源电压(VCC)：1.14V 至 1.32V
    • I/O 电源电压 (VCCIO)：3.0V 至 3.6V
  • 集成存储器
    • 支持 ECC 的 768KB 闪存
    • 支持 ECC 的 128KB RAM
    • 支持 ECC、用于仿真 EEPROM 的 64KB 闪存
  • 通用平台架构
    • 系列间一致的存储器映射
    • 实时中断 (RTI) 操作系统 (OS) 定时器
    • 128 通道矢量中断模块 (VIM)
    • 2 通道循环冗余校验器 (CRC)
  • 直接存储器访问 (DMA) 控制器
    • 16 个通道和 32 个外设请求
    • 针对控制数据包 RAM 的奇偶校验
    • 由专用 MPU 保护的 DMA 访问
  • 内置跳周检测器的调频锁相环 (FMPLL)
  • IEEE 1149.1 JTAG，边界扫描和 ARM CoreSight™组件
  • 高级 JTAG 安全模块 (AJSM)
  • 多达 64 个通用 I/O (GIO) 引脚
    • 多达 16 个具有中断产生能力的 GIO 引脚
  • 增强型计时外设
    • 7 个增强型脉宽调制器 (ePWM) 模块
    • 6 个增强型捕捉 (eCAP) 模块
    • 2 个增强型正交编码器脉冲 (eQEP) 模块
  • 两个下一代高端计时器 (N2HET) 模块
    • N2HET1：32 个可编程通道
    • N2HET2：18 个可编程通道
    • 160 字指令 RAM，均带有奇偶校验保护功能
    • 每个 N2HET 均包括硬件角度发生器
    • 每个 N2HET 都带有专用高端计时器传输单元 (HTU)
  • 两个 12 位多次缓冲 ADC 模块
    • ADC1：24 个通道
    • ADC2：16 个通道
    • 16 个共享通道
    • 64 个结果缓冲器，均带有奇偶校验保护功能
  • 多个通信接口
    • 多达三个 CAN 控制器 (DCAN)
      • 64 个邮箱，均带有奇偶校验保护功能
      • 与 CAN 协议版本 2.0A 和 2.0B 兼容
    • 内部集成电路 (I2C)
    • 3 个多次缓冲串行外设接口 (MibSPI)
      • 128 个字，均带有奇偶校验保护功能
      • 8 个传输组
    • 一个标准串行外设接口 (SPI) 模块
    • 两个 UART (SCI) 接口，其中一个支持本地互连网络 (LIN 2.1) 接口
  • 封装
    • 144 引脚四方扁平 (PGE)[绿色环保]
    • 100 引脚四方扁平封装 (PZ) [绿色环保]

1.2 应用

  • 电动助力转向 (EPS)
  • 制动系统（ABS 和 ESC）
  • 混合动力汽车 (HEV) 和电动汽车 (EV) 逆变器系统
  • 电池管理系统
  • 主动驾驶员辅助系统
  • 航天和航空电子设备
  • 轨道交通
  • 越野车

1.3 说明

TMS570LS0714-S 器件属于 Hercules TMS570 系列高性能汽车级 ARM® Cortex®-R 型 MCU 中的一员。该器件配有完备的文档、工具和软件，可协助开发 ISO26262 和 IEC61508 功能安全 应用。立即使用 Hercules TMS570 LaunchPad 开发套件开始评估此器件。TMS570LS0714-S 器件具有片上诊断 特性 ，其中包括：采用锁步的双 CPU、CPU 和存储器内置自检 (BIST) 逻辑、闪存和 SRAM 上的 ECC、外设存储器上的奇偶校验以及大多数外设 I/O 上的环回功能。

TMS570LS0714-S 器件集成了 ARM Cortex-R4F 浮点 CPU，该 CPU 提供了高效的 1.66DMIPS/MHz，并且具有可运行至高达 160MHz 的配置，从而提供高达 265DMIPS 的指令执行速度。TMS570 器件支持字不变的大端 [BE32] 格式。

TMS570LS0714-S 器件具有 768KB 的集成闪存和 128KB 的 RAM 配置，并带有单位错误纠正和双位错误检测功能。该器件上的闪存存储器是通过 64 位宽数据总线接口实现的可电擦除且可编程的非易失性存储器。对于所有读取、编程和擦除操作，该闪存均采用 3.3V 电源输入（与 I/O 电源相同的电平）。SRAM 在整个支持的频率范围内支持字节、半字、字和双字模式的单周期读取和写入访问。

TMS570LS0714-S 器件 具有 针对实时控制类 应用的外设，其中包括两个具有总共最多 44 个 I/O 端子的下一代高端计时器 (N2HET) 计时协处理器、七个具有多达 14 个输出的增强型 PWM (ePWM) 模块、六个增强型捕捉 (eCAP) 模块、两个增强型正交编码器脉冲 (eQEP) 模块和两个支持多达 24 个输入的 12 位模数转换器 (ADC)。

N2HET 是一款高级智能定时器，能够为实时应用提供精密的计时 功能。该计时器由软件控制，采用精简指令集，并具有专用的计时器微机和连接的 I/O 端口。N2HET 可用于脉宽调制输出、捕捉/比较输入或通用 I/O (GIO)。N2HET 特别适用于 那些 需要多个具有复杂和准确时间脉冲的传感器信息和驱动致动器的应用。一个高端计时器传输单元 (HTU) 能够与主存储器之间传输 N2HET 数据。HTU 中内置有存储器保护单元 (MPU)。

ePWM 模块能够以最少的 CPU 开销或干预来生成复杂脉宽波形。ePWM 易于使用，并支持互补的 PWM 和死区生成。由于具有集成跳闸区域保护以及与片上 MibADC 之间同步，ePWM 非常适合于数字电机控制 应用。

eCAP 模块在外部事件的精确定时捕捉十分重要的系统中是必不可少的。eCAP 还能够用于监控 ePWM 输出，或者在不需要用于捕捉 应用时生成简单的 PWM。

eQEP 模块用于与线性或旋转增量编码器进行直接连接，以便从高性能运动和位置控制系统中使用的旋转机器中获得位置、方向和速度信息。

此器件具有两个 12 位分辨率 MibADC，其中每个都具有总共 24 个通道以及带奇偶校验保护的 64 字缓冲器 RAM。MibADC 通道可接受独立转换或者可由软件分组以形成顺序转换序列。十六个输入可在两个 MibADC 间共用。有三个独立的组。每个组可在被触发时转换一次，或者通过配置以执行连续转换模式。MibADC 具有一个 10 位模式，可在需要兼容早期器件或需要提高转换速率时使用。

此器件具有多个通信接口：三个 MibSPI、两个 SPI、两个 SCI（其中一个可用作 LIN）、最多三个 DCAN 以及一个 I2C 模块。SPI 为相似的移位寄存器类型器件之间的高速通信提供了一种便捷的串行交互方法。LIN 支持本地互联标准 2.0 并可被用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。DCAN 支持 CAN 2.0B 协议标准并使用串行多主机通信协议，此协议有效支持对最高速率为 1Mbps 的稳健通信实现分布式实时控制。DCAN 非常适用于 那些 嘈杂和恶劣环境中的应用（例如：汽车和工业领域），此类应用需要可靠的串行通信或多路复用布线。

I2C 模块是一个多主机通信模块，可为微控制器和与 I2C 兼容的器件之间提供接口（通过 I2C 串行总线）。I2C 模块支持 100kbps 和 400kbps 的速率。

一个调频锁相环 (FMPLL) 时钟模块用于将外部频率基准与一个内部使用的更高频率相乘。FMPLL 为全局时钟模块 (GCM) 提供六个可能的时钟源输入之一。GCM 管理可用时钟源与器件时钟域之间的映射。

此器件还有外部时钟预分频器 (ECP) 电路，该电路经启用后会在 ECLK 端子上输出一个连续外部时钟。ECLK 频率是一个外设接口时钟 (VCLK) 频率的用户可编程比例。这个可被外部监视的低频输出作为此器件运行频率的指示器。

直接存储器访问 (DMA) 控制器有 16 个通道、32 个外设请求和针对其存储器的奇偶校验保护。DMA 内置有 MPU，用于保护存储器免遭错误传输。

错误信令模块 (ESM) 可监控器件错误并在检测到故障时确定是触发中断还是外部错误信号 (nERROR)。nERROR 端子可由外部监控，用于指示微控制器中的故障情况。

凭借集成的功能安全 特性 和广泛的通信和控制外设，TMS570LS0714-S 器件是高度注重安全性的高性能实时控制 应用 的理想解决方案。

器件信息(1)

器件型号 封装 封装尺寸
TMS570LS0714PGE LQFP (144) 20.0mm × 20.0mm
TMS570LS0714PZ LQFP (100) 14.0mm x 14.0mm
(1) 更多信息请参见 Section 8，机械封装和可订购米6体育平台手机版_好二三四信息。

1.4 功能框图

Figure 1-1 展示器件的功能方框图

注意：此框图反映了 144PGE 封装。某些功能会在其它封装中被多路复用或不可用。如需了解详细信息，请参阅Section 3.2中的端子功能表“端子功能”。

TMS570LS0714-S fbd_f14_spns225_128KB_RAM.gif Figure 1-1 功能框图

Table 1-1 器件比较

可订购米6体育平台手机版_好二三四 # 器件 # 闪存 RAM 封装
TMS5700714PGEQQ1 TMS570LS0714 768KB 128KB 144 引脚 QFP
TMS5700714PZQQ1 TMS570LS0714 768KB 128KB 100 引脚 QFP
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