JAJSOT6D December   2013  – March 2024 SN74LV1T125

PRODUCTION DATA  

1.   1
2. 1 特長
3. 2 アプリケーション
4. 3 概要
5. 4 Related Products
6. 5 Pin Configuration and Functions
7. 6 Specifications
   1. 6.1 Absolute Maximum Ratings
   2. 6.2 ESD Ratings
   3. 6.3 Recommended Operating Conditions
   4. 6.4 Thermal Information
   5. 6.5 Electrical Characteristics
   6. 6.6 Switching Characteristics
   7. 6.7 Operating Characteristics
   8. 6.8 Typical Characteristics
8. 7 Parameter Measurement Information
9. 8 Detailed Description
   1. 8.1 Overview
   2. 8.2 Functional Block Diagram
   3. 8.3 Feature Description
      1. 8.3.1 Clamp Diode Structure
      2. 8.3.2 Balanced CMOS Push-Pull Outputs
      3. 8.3.3 LVxT Enhanced Input Voltage
         1. 8.3.3.1 Down Translation
         2. 8.3.3.2 Up Translation
   4. 8.4 Device Functional Modes
10. 9 アプリケーション情報に関する免責事項
    1. 9.1 Layout
       1. 9.1.1 Layout Guidelines
    2. 9.2 Power Supply Recommendations
11. 10Device and Documentation Support
    1. 10.1 Documentation Support (Analog)
       1. 10.1.1 Related Documentation
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 Trademarks
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
12. 11Revision History
13. 12Mechanical, Packaging, and Orderable Information

SN74LV1T125 単電源シングル・バッファ・ゲート、3 ステート出力 CMOS ロジック・レベル・シフタ付き

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

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