高いチャネル密度、広い信号帯域幅、高分解能の統合型データ コンバータを採用すると、最も厳しい条件が要求されるワイヤレス、防衛、測定の各レシーバ アプリケーションで、ダイナミック レンジの拡大と部品表 (BOM) の低減を実現できます。
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設計と開発に役立つリソース
ファームウェア
高速データ・コンバータへの FPGA 接続に役立つ、JESD204 Rapid Design IP (JESD204 採用の迅速設計知的財産)
JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように設計者を支援します。
JESD204 rapid design IP (迅速設計知的財産) は、TI (...)
評価ボード
ADC32RF80 デュアル・チャネル、14 ビット、3GSPS、RF サンプリング広帯域レシーバの評価基板
ADC32RF80 評価基板 (EVM) は、JESD204B インターフェイスを搭載したデュアル 3GSPS 14 ビット A/D コンバータ (ADC) の性能を提示します。この EVM は ADC32RF80 デバイスを搭載しており、LMK04828 が JESD204B 向けクロックを供給するほか、TI の各種電圧レギュレータが必要な電圧を供給します。ADC の各チャネルの入力はデフォルトで 1 個のトランス入力回路に接続されており、この回路は 50Ω のシングルエンド信号源に接続可能
クロック・リファレンス入力はトランス入力から供給されており、この回路は 50Ω (...)
技術リソース
技術記事
高速データ コンバータの採用で開発期間短縮のカギとなる情報をご覧ください。
TI の対策を活用すると、高速データ コンバータと AFE の評価がどれほど容易になるかをご確認ください。
ビデオ・シリーズ
高速シグナル チェーンのトレーニング シリーズ
RF サンプリングや JESD204B などのトピックを取り扱うオンライン トレーニング シリーズ。
ビデオ・シリーズ
高速 A/D コンバータ (ADC) の基礎 (High-speed analog-to-digital converter (ADC) fundamentals)
これらのビデオでは、ADC と DAC 両方のアーキテクチャの概要を含め、高速データ コンバータの基礎を取り扱っています。