主页 时钟和计时 时钟抖动清除器
主页
时钟和计时
时钟抖动清除器

CDCM7005

正在供货

高性能、低相位噪声、低偏移的时钟同步器（使参考时钟与 VCXO 同步）

立即订购
数据表

CDCM7005

正在供货
数据表 立即订购

米6体育平台手机版_好二三四详情

Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
BGA (ZVA) 64 64 mm² 8 x 8 VQFN (RGZ) 48 49 mm² 7 x 7
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 µA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 µA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.
filter 查找其他 时钟抖动清除器
下载 观看带字幕的视频 视频

技术文档

star =有关此米6体育平台手机版_好二三四的 TI 精选热门文档
未找到结果。请清除搜索并重试。
查看全部 14
类型 标题 下载最新的英语版本 日期
* 数据表 CDCM7005 3.3-V High Performance Clock Synchronizer and Jitter Cleaner 数据表 (Rev. G) PDF | HTML 2017年 8月 16日
* 辐射与可靠性报告 CDCM7005MHFG-V Radiation Test Report 2014年 11月 12日
EVM 用户指南 TSW3070EVM: Amplifier Interface to Current Sink DAC - (Rev. A) 2016年 5月 23日
应用手册 正确理解时钟器件的抖动性能 2013年 1月 16日
设计指南 适用于 Xilinx FPGA 的模拟器件 解决方案指南 2012年 4月 24日
用户指南 GC5325 System Evaluation Kit (Rev. F) 2011年 4月 20日
应用手册 TLK313x/CDCM7005 Multi-hop Performance 2009年 11月 1日
EVM 用户指南 TSW4100EVM User's Guide (Rev. A) 2008年 9月 16日
米6体育平台手机版_好二三四概述 TSW3003: RF Transmit Signal Chain Demonstration Kit Bulletin 2006年 9月 28日
用户指南 CDCM7005 (BGA Package) Evaluation Module Manual (Rev. A) 2005年 12月 19日
EVM 用户指南 CDCM7005 (QFN Package) EVM Users Guide (Rev. A) 2005年 12月 19日
应用手册 Phase Noise/Phase Jitter Performance of CDCM7005 2005年 7月 26日
EVM 用户指南 CDCM7005 (QFN Package) EVM Manual 2005年 7月 14日
用户指南 CDCM7005 (BGA Package) Evaluation Module Manual 2005年 6月 27日

设计和开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

ADS5474EVM — ADS5474 14 位 400-MSPS ADC 评估模块

ADS5474EVM 是能让设计者评估米6体育平台手机版_好二三四 (TI) ADS5474 器件（14 位 400MSPS ADC）的电路板。借助提供的逻辑分析器输出板，可以使用 Agilent E5405A 或 Tektronix P6980 非接触式探针直接采集 ADC LVDS 输出。

用户指南: PDF
TI.com 上无现货
评估板

DAC5688EVM — DAC5688 评估模块

DAC5688EVM 是一块电路板，它允许设计人员评估具有宽带 LVDS 数据输入、集成 2x/4x/8x 内插滤波器、32 位 NCO 和内部参考电压的米6体育平台手机版_好二三四 (TI) 双通道 16 位 800MSPS 数模转换器 (DAC)。EVM 提供了可在各种时钟、输入条件下测试 DAC5688 的灵活环境。

它能与 TSW3100 配合使用以执行各种测试程序。TSW3100 生成了测试模式，该模式将通过单行速度可达 250MSPS 的双路 CMOS 端口被馈送至 DAC5688。DAC5688EVM 具有可使 TSW3100 板与 DAC5688 同步的可编程时钟芯片。

用户指南: PDF
TI.com 上无现货
仿真模型

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 1kHz

SCAC062.ZIP (37 KB) - IBIS Model
下载
仿真模型

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 2GHz (Rev. B)

SCAC061B.ZIP (43 KB) - IBIS Model
下载
仿真模型

CDCM7005 IBIS Model ZVA PKG With PKG Parasitics at 2GHz

SCAC060.ZIP (37 KB) - IBIS Model
下载
计算工具

CDC-CDCM7005-CALC — CDC7005 和 CDCM7005 PLL 环路带宽计算器

This tool helps to determine the right divider values (M, N & P) and to choose the filter type and components. This calculator will help to find out the appropriate loop bandwidth, phase margin, jitter peaking, etc. just varying the loop parameters like PFD frequency, filter components, Charge pump (...)
View Options
设计工具

CLOCK-TREE-ARCHITECT — 时钟树架构编程软件

时钟树架构是一款时钟树综合工具，可根据您的系统要求生成时钟树解决方案，从而帮助您简化设计流程。该工具从庞大的时钟米6体育平台手机版_好二三四数据库中提取数据，然后生成系统级多芯片时钟解决方案。
立即设计
光绘文件

CDCM7005BGA EVM Gerber Files

SCAC064.ZIP (669 KB)
下载
光绘文件

CDCM7005QFN EVM Gerber Files

SCAC065.ZIP (567 KB)
下载
模拟工具

PSPICE-FOR-TI — 适用于 TI 设计和模拟工具的 PSpice®

PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用，包括业内超大的模型库之一，涵盖我们的模拟和电源米6体育平台手机版_好二三四系列以及精选的模拟行为模型。

借助 PSpice for TI 的设计和仿真环境及其内置的模型库，您可对复杂的混合信号设计进行仿真。创建完整的终端设备设计和原型解决方案，然后再进行布局和制造，可缩短米6体育平台手机版_好二三四上市时间并降低开发成本。

在 PSpice for TI 设计和仿真工具中，您可以搜索 TI (...)

发送申请
参考设计

TIDA-01187 — 使用高速数据转换器的 LIDAR 脉冲飞行时间参考设计

各种应用（如激光安全扫描仪、测距仪、无人机和制导系统）中都利用了用于高精度测量距离的飞行时间 (ToF) 光学方法。该设计详述了基于高速数据转换器的解决方案的优点，包括目标识别、宽松的采样率要求和简化的信号链。该设计还解决了光学器件、驱动器和接收器前端电路、模数转换器 (ADC)、数模转换器 (DAC) 和信号处理。
设计指南: PDF
原理图: PDF
参考设计

TIDA-00075 — 高带宽和高电压任意波形发生器前端

此设计显示如何将活动接口用于 DAC5682Z 的电流接收器输出 - 这类典型应用包括任意波形发生器的前端。EVM 包括用于数模转换的 DAC5682Z、用于演示使用宽带宽运算放大器实现活动接口的 OPA695 以及用于展示具有大电压摆幅的运算放大器的 THS3091 和 THS3095。板上还包括用于生成时钟的 CDCM7005、VCXO 和基准以及用于电压调节的线性稳压器。通过 USB 接口和 GUI 软件实现与 EVM 的通信。
设计指南: PDF
原理图: PDF
封装 引脚 CAD 符号、封装和 3D 模型
BGA (ZVA) 64 Ultra Librarian
VQFN (RGZ) 48 Ultra Librarian
应遵守 TI 评估类商品的标准条款与条件。

订购和质量

包含信息：
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/时基故障估算
  • 材料成分
  • 鉴定摘要
  • 持续可靠性监测
包含信息：
  • 制造厂地点
  • 封装厂地点

推荐米6体育平台手机版_好二三四可能包含与 TI 此米6体育平台手机版_好二三四相关的参数、评估模块或参考设计。

支持和培训

视频