米6体育平台手机版

ZHCSJ35C September 2016 – May 2021 CC3220R , CC3220S , CC3220SF

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

RGK|64
- MPQF273C

散热焊盘机械数据 (封装 | 引脚)

RGK|64
- QFND565B

订购信息

7.4 Pin Multiplexing

Table 7-2 Pin Multiplexing

REGISTER ADDRESS	REGISTER NAME	PIN	ANALOG OR SPECIAL FUNCTION	DIGITAL FUNCTION (XXX FIELD ENCODING)⁽¹⁾
REGISTER ADDRESS	REGISTER NAME	PIN	JTAG	0	1	2	3	4	5	6	7	8	9	10	11	12	13
0x4402 E0C8	GPIO_PAD_CONFIG_10	1	—	GPIO10	I2C_SCL	—	GT_PWM06	—	—	SDCARD_CLK	UART1_TX	—	—	—	—	GT_CCP01	—
0x4402 E0CC	GPIO_PAD_CONFIG_11	2	—	GPIO11	I2C_SDA	—	GT_PWM07	pXCLK (XVCLK)	—	SDCARD_CMD	UART1_RX	—	—	—	—	GT_CCP02	MCAFSX
0x4402 E0D0	GPIO_PAD_CONFIG_12	3	—	GPIO12	—	—	McACLK	pVS (VSYNC)	I2C_SCL	—	UART0_TX	—	—	—	—	GT_CCP03	—
0x4402 E0D4	GPIO_PAD_CONFIG_13	4	—	GPIO13	—	—	—	pHS (HSYNC)	I2C_SDA	—	UART0_RX	—	—	—	—	GT_CCP04	—
0x4402 E0D8	GPIO_PAD_CONFIG_14	5	—	GPIO14	—	—	—	pDATA8 (CAM_D4)	I2C_SCL	—	GSPI_CLK	—	—	—	—	GT_CCP05	—
0x4402 E0DC	GPIO_PAD_CONFIG_15	6	—	GPIO15	—	—	—	pDATA9 (CAM_D5)	I2C_SDA	—	GSPI_ MISO	SDCARD_DATA0	—	—	—	—	GT_CCP06
0x4402 E0E0	GPIO_PAD_CONFIG_16	7	—	GPIO16	—	—	—	pDATA10 (CAM_D6)	UART1_TX	—	GSPI_ MOSI	SDCARD_CLK	—	—	—	—	GT_CCP07
0x4402 E0E4	GPIO_PAD_CONFIG_17	8	—	GPIO17	—	—	—	pDATA11 (CAM_D7)	UART1_RX	—	GSPI_CS	SDCARD_CMD	—	—	—	—	—
0x4402 E0F8	GPIO_PAD_CONFIG_22	15	—	GPIO22	—	—	—	—	GT_CCP04	—	McAFSX	—	—	—	—	—	—
0x4402 E0FC	GPIO_PAD_CONFIG_23	16	Muxed with JTAG	GPIO23	TDI	UART1_TX	—	—	—	—	—	—	I2C_SCL	—	—	—	—
0x4402 E100	GPIO_PAD_CONFIG_24	17	Muxed with JTAG TDO	GPIO24	TDO	UART1_RX	—	GT_CCP06	PWM0	McAFSX	—	—	I2C_SDA	—	—	—	—
0x4402 E140	GPIO_PAD_CONFIG_40	18	—	GPIO28	—	—	—	—	—	—	—	—	—	—	—	—	—
0x4402 E110	GPIO_PAD_CONFIG_28	19	Muxed with JTAG or SWD and TCK	—	TCK	—	—	—	—	—	—	GT_ PWM03	—	—	—	—	—
0x4402 E114	GPIO_PAD_CONFIG_29	20	Muxed with JTAG or SWD and TMSC	GPIO29	TMS	—	—	—	—	—	—	—	—	—	—	—	—
0x4402 E104	GPIO_PAD_CONFIG_25	21⁽²⁾	—	GPIO25	—	McAFSX	—	—	—	—	—	—	GT_ PWM02	—	—	—	—
0x4402 E108	GPIO_PAD_CONFIG_26	29	—	ANTSEL1⁽³⁾	—	—	—	—	—	—	—	—	—	—	—	—	—
0x4402 E10C	GPIO_PAD_CONFIG_27	30	—	ANTSEL2⁽³⁾	—	—	—	—	—	—	—	—	—	—	—	—	—
0x4402 E11C	GPIO_PAD_CONFIG_31	45	—	GPIO31	—	UART1_RX	—	—	—	McAXR0	GSPI_CLK	—	UART0_RX	—	—	McAFSX	—
0x4402 E0A0	GPIO_PAD_CONFIG_0	50	—	GPIO0	—	—	UART0_ RTS	McAXR0	—	McAXR1	GT_CCP00	—	GSPI_CS	UART1_ RTS	—	UART0_ CTS	—
0x4402 E120	GPIO_PAD_CONFIG_32	52	—	GPIO32	—	McACLK	—	McAXR0	—	UART0 _ RTS	—	GSPI_ MOSI	—	—	—	—	—
0x4402 E118	GPIO_PAD_CONFIG_30	53	-—	GPIO30	—	McACLK	McAFSX	GT_CCP05	—	—	GSPI_ MISO	—	UART0_TX	—	—	—	—
0x4402 E0A4	GPIO_PAD_CONFIG_1	55	—	GPIO1	—	—	UART0_TX	pCLK (PIXCLK)	—	UART1_TX	GT_CCP01	—	—	—	—	—	—
0x4402 E0A8	GPIO_PAD_CONFIG_2	57	—	GPIO2	—	—	UART0_RX	—	—	UART1_RX	GT_CCP02	—	—	—	—	—	—
0x4402 E0AC	GPIO_PAD_CONFIG_3	58	—	GPIO3	—	—	—	pDATA7 (CAM_D3)	—	UART1_TX	—	—	—	—	—	—	—
0x4402 E0B0	GPIO_PAD_CONFIG_4	59	—	GPIO4	—	—	—	pDATA6 (CAM_D2)	—	UART1_RX	—	—	—	—	—	—	—
0x4402 E0B4	GPIO_PAD_CONFIG_5	60	—	GPIO5	—	—	—	pDATA5 (CAM_D1)	—	McAXR1	GT_CCP05	—	—	—	—	—	—
0x4402 E0B8	GPIO_PAD_CONFIG_6	61	—	GPIO6	—	—	UART1_ CTS	pDATA4 (CAM_D0)	UART0_ RTS	UART0_ CTS	GT_CCP06	—	—	—	—	—	—
0x4402 E0BC	GPIO_PAD_CONFIG_7	62	—	GPIO7	—	—	UART1_ RTS	—	—	—	—	—	—	UART0_ RTS	UART0_TX	—	McACLKX
0x4402 E0C0	GPIO_PAD_CONFIG_8	63	—	GPIO8	—	—	—	—	—	SDCARD_ IRQ	McAFSX	—	—	—	—	GT_CCP06	—
0x4402 E0C4	GPIO_PAD_CONFIG_9	64	-—	GPIO9	—	—	GT_PWM05	—	—	SDCARD_ DATA0	McAXR0	—	—	—	—	GT_CCP00	—

(1) Pin mux encodings with (RD) denote the default encoding after reset release.

(2) This pin has dual functions: as a SOP[2] (device operation mode), and as an external TCXO enable. As a TXCO enable, the pin is an output on power up and driven logic high. During hibernate low-power mode, the pin is in a Hi-Z state but is pulled down for SOP mode to disable TCXO. Because of the SOP functionality, the pin must be used as an output only.